λ -base esign rules中有些規則不懂 想請教謝謝^^

君婷

小妹我從唐經洲的書上看到其介紹!
而首先Mead&Conway只是提出λ基礎設計規則作者吧?
接著是書上寫的名詞規則有些不是很了解 ，在此提出麻煩大大們 提供意見謝謝^^
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規則/說明
Epd>=2λ  ：閘poly需超過diffusion的最小長度。若不超過話，在diffusion  or  Implant  source/drain時，將使source/drain因為
4 I' u% F  M2 `/ o- i4 U                 diffusion overlap而短路。
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$ h5 }# {0 O/ D$ O0 o, {! e8 N關於diffusion overlap 這點 不懂diffusion為何會部份重疊而短路? 因為畫layout view時 畫棵mos不就先畫好diffusion後再畫poly閘極等，但diffusion已畫好了 那來的第2個diffusion來讓它部份重疊而短路呢?  還是說poly畫上 形成了s及d的diffusion 而poly未超過diffusion的最小長度將使這2區的diffsion短路呢?
- T3 Q' I# g# {( I( p% f-------------------------------------
名詞定義：
# Y& {' a: [8 y. m2 l1 l/ x3 l) Ci:implantation region  
) O$ a- U, o% |3 A0 W0 Zimplantation region  這是畫mos有 畫到嗎? 這是什麼東西?implantation好像指摻雜區吧?
6 h5 i) z% O4 b! V" H% p-------------------------------------
) N/ r  ?9 X; \, REmc>=1λ：contact hole 和包覆著洞外面的metal區的最小寬度
8 L; z( }/ Q! ^' W------------------------------------
上述規則是不是指包覆著洞外面的metal區從contact往外延伸的最小寬度呢?
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, {3 \0 N* C& r5 X' f+ B0 c+ TOpd=1λ：poly與diffusion對接成接觸的重疊寬度。通常poly與diffusion均作成4λ寬，兩者重疊1λ的寬度，在兩者之間開一個2λ寬、4λ長的
4 V. ?* b) }) B1 _7 v              contact hole置於中間，而覆蓋於其上的metal為4λ寬、6λ長的metal。
5 x" G( I+ Z1 V) i8 b7 A. a, e-----------------------------------
上述規則介紹poly、diffusion、contact hole、metal的尺吋，但是業界每間公司都是用Mead&Conway提出λ基礎設計規則嗎?
( z# r7 _3 Q+ U" M2 w還有我是使用calibre驗証軟體，我曾開啟drc  command file來看 有看過這些規則如wd>=2λ  ,sdd>=3λ ,wp>=2λ等等，只是每間公司desing rule要求的線性尺吋λ的大小 應該與Mead&Conway提出λ基礎設計規則不同大小吧?
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還有我跑drc 出現的錯誤訊息看不懂，但訊息中有出現這些規則如wd>=2λ 等之類的訊息，於是我去開啟drc command file內容想看看裡面的設計規則，而我不會寫command file 所以也看不懂別人寫的內容，但是跑drc時除錯的錯誤訊息的內容 不都是撰寫drc command file時寫好各物質之間的距離、寬度 及不符合規則時要出現的錯誤文字訊息嗎?
2 }8 z, i, O9 v; [所以我只要看的懂command file就能知drc的所有規則吧?
$ R- R& h3 B( D2 ?0 z, }! u簡單的就是問 如何看懂command file? 看的懂的話 那我跑drc、lvs時 的錯誤訊息 我就能清楚了解是那裡的錯誤 ，讓我方便很快的除錯。
, P. \! o' g6 w/ j7 E* y是有書還是網站有介紹嗎?
* T* h+ B' N" q+ x6 v) A) i# l--------------------------------------
Eig>=1.5λ ：implantation區需超出閘poly的最小長度。
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$ f/ Q& c5 \- ]; n8 _上述規則的 implantation區 我沒看過 ，到底是什麼?
4 u$ p9 V6 ]+ D' i9 Y$ E" F1 l2 `/ m
" f8 u  u* f8 {) ?/ t7 J5 R

麻煩大大們有空 協助解決小妹的問題  3q  ^^
! t2 z' B$ F5 V0 D5 _( e; o
# T, D9 d% I  H* X) O' K6 c[ 本帖最後由 君婷 於 2007-6-11 01:08 PM 編輯 ]

君婷

還有一堆規局雖然寫各材質間的距離、寬度為多少λ?  但是λ只是個參數用以表示物質的線性大小，所以這與畫layout view時有關嗎?  因為畫layout時 不是都必須符合drc command file裡所設定的規則，否則跑drc就不會過了。
" Y; T/ v; U$ ^6 e那麼書上的這些規則 在應用的實作上 到底是用在那阿?
希望有大大 願意回答小妹我那麼多的問題，因為才7個人看過我的文章 @@ 感恩><

mt7344

λ -base 這是一個示意的 Design Rule, 也就是差不多的 rule, 相當的不經精確, 但是好備好記!
7 z( P0 A5 o% L9 a5 F$ W; A9 {所以  RULE 就不需要被太多了!!

finster

我不知道各家公司是如何運用λ參數來撰寫design rule
6 T* j9 d6 v; `不過,我以前待過的公司是不寫λ參數的,因為,那是學術理論教學用的,它是讓你有一個概念知道各個參數的定義值是以那個作為標準
但,在實際情況裡,我們是直接用design rule來看待layout rule與command file
1 X8 t  G; @% T所以,只要照著design rule上面的定義來畫layout,就不會有問題
而LVS,DRC,ERC等check都是依據design rule來定的,所以,有任何的錯誤訊息出現,都是因為layout上有某些地方違返了design rule
所以,清楚且了解design rule上面的描述,對於在除錯會有很大的幫助
最後,design rule上面會有圖示標出各個rule的值的定義方式,當你遇到錯誤訊息時,首先先判讀錯誤的地方是在那裡,然後翻design rule看看裡面的rule值為何

君婷

謝謝2位大大的答覆，請問λ -base上定義許多規則分別多少λ  只是為了讓你看懂這名詞所代表那裡不符合design rule的意思嗎?
而design rule定義的內容不是都在DRC,LVS,ERC的command file並且在裡面也定義了 若跑這3樣
) V& o7 o! x' W4 {% Z. ycheck時 若有違反design rule 將出現什麼錯誤訊息，我的確主要目的是 想問 怎看定義>< 才方便除錯，請問關於design rule內定義的規則和錯誤訊息 的撰寫 都是固定語法嗎?還是有相關資訊有教你怎看這間公司design rule定義的內容? 像我作DRC  check都是直接看layout view上圖示標示那裡違反規則 再從錯誤訊息中看其要求所規定的最小長度或寬度，但我錯誤訊息只看的懂上面寫的數字其它都不懂，而作LVS check時 因為design rule定義更不了解 ，而跑LVS時除錯時 沒像DRC還有在layout view有圖示 直接清楚告訴你就是那裡錯誤要修改 所以 小妹我才請教是否有相關資訊教你怎看design rule定義的內容   ^^
同時也謝謝2位的答覆   感恩^^

finster

我回答一下有關於LVS check
LVS check是檢查電路與layout兩者的差異
/ {. ^3 d3 D5 Q如一: 電路中有一NMOS,W=5.05um,L=0.88um,而你在layout上故意畫個畫了一個NMOS,W=5.04um,L=0.88um,讓W少了0.01um,所以你在作LVS check時,就會出現電路和layout的size不符的錯誤訊息
( m$ F1 \: |! k6 [6 L$ j5 k7 j如二:原本電路上有一條線是要接到vdd,但你在layout上卻把它接到gnd,故而在作LVS check時也會出現電路和layout不符的錯誤訊息
6 I; U5 f+ w* O5 D; [因為layout是要畫出電路上的元件與各個接點接法,一旦layout並沒有完全畫出電路該有的接法與元件大小,那在作LVS check時就會出現錯誤訊息

所以,在畫layout時,一般的作法都是先畫一個小電路,然後作LVS check,確保小電路的LVS沒問題,然後再繼續畫其他的小電路
如此一來,在作整個大電路的LVS check時,比較不會出現找不到LVS錯誤的地方在那
當然.這是經驗談
試想一下,你要在50個元件的layout中找出一個LVS error,和如果你要在100個元件中的layout中要找出一個LVS error,那一個比較容易些
3 E; X) f) ^! y7 z' j: R5 P3 q所以,一個很大的電路layout,通常LVS check會切割成好幾個小電路的LVS check,等到每個小電路的LVS都過了之後,再作完整電路的LVS check

君婷

喔喔^^想請問一下您的業界經驗，因為畫的是vlsi 具有1000個邏輯閘、1000~1萬個元件，如此超大的電路畫layout view一定畫死人><
是不是習慣上 先建好各基本邏輯閘和電子元件的schematic,symbol,layout view，然後作到DRC,LVS check就好 並存在library，當要開始畫設計工程師交給你的schematic為其建layout view時 才叫出已建好的邏輯閘 來方便畫?
而事先建好的電子元件和邏輯閘作到DRC,LVS check就可以了?
8 [4 A+ b- x4 t, x, q我的想法大略只有這樣畫vlsi電路才較快 不然會畫死人 不知畫到民國幾年@@
還有公司裡的cell library裡應該有先前的layout engineer早先建好的元件才對吧?

$ D# i6 i% l! l, p' m* i[ 本帖最後由 君婷 於 2007-6-12 09:58 PM 編輯 ]

sjhor

現在的 logic circuit 很少用人畫了說!!
/ @3 f. `5 y( ?現階段  都是用 APR 比較多!!!  而且 foundry 廠都會提供 cell library!
當然也有可能提供 MACRO cell 供 design hourse 使用!
0.35um  以上的製程，才有可能自己建 cell library!!
. `5 m$ S* I) b9 r, b2 S
0 f/ a9 Y! j: ~) g7 S2 S現在的數位 designer 也很少自建 schematic entry!
都是用 Verylog-L ........ 等等 tools, simulation, 合成, APR, .........

君婷

很多公司仍用0.35um以上的製程嗎?因為我學的正好是0.35的，而您介紹的verylog等tools應該是屬semi custom中分類在programmable device這一類 的tools 如FPGA、PLC等這些IC設計軟體且會自動幫你佈局拉線  設計者只要會寫程式就好 是吧^^

ianme

CIC 現在.35以下歸類為先進製程(真的有先進嘛= =?)，反正差不多，不過數位的很少自己畫吧?都是直接auto placement吧?

λ -base只是比較適用於製程的轉換，規範不同的λ，所以rule之間的關係沒變，只要改變λ就可以。現在還有人在上這個嘛....
& P! p( p% u. j
) F8 N  W/ c+ u& {, ~9 Q; b% @$ s還有類比跟數位那差很多的方式...妳如果要用verylog那就是tool要熟，不需要來看layout....也不用在電路元件上探討...當然是指基本的數位的，如果是特殊的比如memory那令當別論。反正就是verlog寫一寫然後轉一轉，只要跑個看有沒有timing不吻合的問題然後他就自己幫你弄到差不多了，沒人在那邊一條一條畫的。

3 f1 F" a* [& h" \# u% t妳是不是搞混了數位跟類比.....這差很多捏...主要探討的項目也不太相同，數位著重在一件事情：right go the right thing!
如果是VLSI那要看教學的人，我看大部分都偏數位，少部分偏類比。數位你只要不要弄到meta上面去，隨便弄不要太離譜都不會有什麼大問題，所以才可以使用這種自動佈線的方式。類比的那個可能WL差一些特性天差地遠，才會特別專注在layout跟元件上面的探討。數位的差一點反正我只要0跟1，準位差點那沒差別。我看數位好像都是套裝好的。你要memory就寫一寫他就生出一塊，然後就貼一貼拼個圖上去，然後要什麼就用tool弄一弄，貼一貼兜一兜，大該這樣就差不多了，這樣才能做的很大又很快。慢慢用手拉不僅沒意義(功能又沒比較好 做心酸)而且又浪費時間(時間=產品上市日期=金錢=公司生存率)。

vlsi5575

關於你的問題:
" q9 `! b' G. y2 {Epd>=2λ：閘poly需超過diffusion的最小長度。若不超過話，在diffusion  or  Implant  source/drain時，將使source/drain因為diffusion overlap而短路。

* b6 v$ a, c$ Y0 M其實是多慮了,這只是特殊情況,沒有人會犯這種錯
我們在畫MOS的時候不是會把poly覆蓋在diffusion上嗎?
! @: k. S+ i* S8 [0 c" b3 h其中的兩邊就是source跟drain,
6 n7 Y- h; t0 ]) O: ]而poly跟diffusion覆蓋的區域就是gate
+ B2 D# _9 l: p& j( M, ~' b+ r8 s這是無庸置疑的嘛~
" ^" |( }' t- \5 j9 x3 L# HMOS一般的digital操作我們知道就是在gate上施加電壓以使其導通或截止
2 G* j5 \4 c, z: o# D書上寫的意思是說poly我們都會使它超過diffusion,
而超過多少則有design rule規範
如果今天poly的某一端沒有超過deffusion,
5 A3 L# a0 E7 ]8 ^* p也就是說poly並沒有整個把兩塊diffusion區隔開來
" n& H+ U- A1 J+ R這樣的話就沒有形成source跟drain
也就不算是一顆MOS,
  ?9 y+ O( M9 B- n8 Q  q3 w+ g) f$ I0 t所以書上才會說兩端短路,是因為根本沒有區隔出source跟drain
+ s" c5 \2 z, y  T6 X. n$ J, K  W9 l
2 z- ^9 `+ E+ ]' ?% ^3 y而λ只是一個單位符號,看看就好,
他只是為了要讓看書的人大概知道幾λ幾λ,
7 U( T, G( e) E2 [) N這個rule跟那個rule大概的比值是多少,
/ Y+ L7 i: r6 |& M7 T9 o5 n所以不用太在意,畢竟每個process的rule都不一樣
所以書上為了不想表示成一個定值
3 j5 |4 K& e6 ?% B. ~, {: L) \! t就用λ來表示,意思相信也是希望讀者不要認為它是個絕對的值

( Q+ v; F  u: p4 @從您的發問可以看出來您是位剛入門的同事
! o1 o5 G" Q( _" S# z8 j因此建議您書上的看看就好,design rule比較重要!
4 k1 e9 e, j0 y9 w- C' G, c3 E* I
小弟的淺見!
如果有不對的地方還請指教~

4 g% k9 H/ Z% m7 v4 B- d; T[ 本帖最後由 vlsi5575 於 2007-7-13 02:06 PM 編輯 ]

君婷

使用cadence tools學習至今 發生了一個很大的問題 即LVS的除錯訊息根本幾乎不太明白其所表達的意思，無法直接從訊息中直接了解 就是指電路那裡節點有誤。
LVS的除錯訊息有教學網站嗎?因為小妹認為除錯花最多時間的地方乃在於LVS 而DRC本身就會顯示那裡的佈局不符合規局，所以小妹現在為了LVS的除錯能力很頭疼。
對於finster  副版主所提的LVS看法....
* P. u2 m$ h, F- z小妹覺得將netlist與layout作 LVS比對時，netlist因為之前跑過pri-sim所以netlist本身一定正確，LVS有錯誤訊息 一定是Layout部份有畫錯。
3 R/ ?  I0 u! ?) V9 G& F假設layout的晶體寬度與電路的寬度不同 所出現的錯誤訊息 應該是表示電路寬度與layout不符吧?
# s1 x) }0 `, K. C. s而不是表示layout與電路寬度不符吧?
& Z6 D$ P% i) E不知小妹對LVS的想法是否正確? layout錯了 但除錯訊息卻都是表示netlist與layout不符 讓初學者以為是netlist錯了?
麻煩大大們提供LVS除錯經驗及是否有教學資訊     謝謝唷^^

egg

不知您是使用哪一套軟體去跑LVS
dracula還是calibre
) O3 H9 V9 o; y; |6 v6 N. U一般來說circuit轉出來的netlist file很少會有錯的
! E* l" V! w  |! E您說的layout mos width 跟netlist 的不符
8 o! |- R, ~) e- b  T這不就是代表您所lay的mos有錯嗎?!
怎會想去netlist錯了 = =
總覺得您把LVS report所要表達的意思給誤解了
$ n9 Z$ L. @) Z6 t7 F( l9 q3 T9 V% vLVS除錯大多數都是靠經驗累積的
& Y4 i# r1 z( h: |" {: r2 g而初學者大多靠前輩帶著做學習debug的能力
倒是沒聽過有教學資訊
或許改天請版主開個專門把LVS驗證出現的問題
0 U0 T4 B3 \" {+ m1 Z5 A1 q集中在一起的版好了 ^O^

君婷

抱歉 我所用的是calibre  
, {# C+ O+ @. t+ Y) f3 k* r對於除錯訊息心裡的確認為不符部份 絕不會指netlist部份有誤，除非是後來schematic被修改過而忘了重轉一次netlist。
' V% v1 t1 V9 P) A! ]! w假設layout檢查出有17個net s和netlist 有16個nets
( n. k- x, T0 x  _- B, T4 E就表示可能layout有某處開路 難到不會有可能是短路嗎?
/ w+ Q, l! X& H5 @. l
假設layout檢查出有16個net s和netlist 有17個nets
表示可能layout有某處短路 難到不會有可能是開路嗎?

想請教calibre有沒很直接的指明就是layout處那裡開路或短路以及很清楚的說明就是那個一個點?      謝謝唷><

4 ^% x. \* K8 P) K9 r, j1 W小妹還想請教一下關於節點node在spice的定義，node指輸入端或輸出端的端點及2接腳以上連接在同一個點都算node吧...
; r9 m5 e, V5 A% Y所以若2元件中有2接腳本來是連線在一起(只有一個node)，若開路了 則在開路的2端也各算1個node於是變成2個node嗎? 謝謝

' q0 U9 L$ w8 C1 }[ 本帖最後由 君婷 於 2007-10-23 03:40 PM 編輯 ]

egg

假設layout檢查出有16個net s和netlist 有17個nets
9 _5 r7 |/ t( i3 H4 m. A表示可能layout有某處短路 難到不會有可能是開路嗎?
Ans: 是的....不可能是open.....如果是open的話
         layout會多出一條net
0 W& G3 R# W/ }+ [8 M# b: bㄟ....不知道小妹您有沒有開啟RVE
) ^' D' X& ?# A3 ?, s: ]+ N一般來說用RVE LVS來debug應該會很容易找到錯
( J) s: F5 s! H- [除了power&ground的short比較難找之外
照理說應不難除錯唷 ^^

sw5722

有些問題必須從半導體製程去解釋,比方說,
' h7 p8 [6 I1 _: G( m＝＝＝＝＝＝＝＝＝＝＝＝＝＝＝＝＝＝＝＝＝＝＝＝＝＝＝＝＝＝＝＝＝＝＝＝＝＝＝＝＝＝＝＝＝＝＝＝＝＝＝＝＝
Epd>=2λ  ：閘poly需超過diffusion的最小長度。若不超過話，在diffusion  or  Implant  source/drain時，將使source/drain因為
2 o& ^0 z6 e9 z! O$ n                 diffusion overlap而短路。
＝＝＝＝＝＝＝＝＝＝＝＝＝＝＝＝＝＝＝＝＝＝＝＝＝＝＝＝＝＝＝＝＝＝＝＝＝＝＝＝＝＝＝＝＝＝＝＝＝＝＝＝＝
6 ^* i1 a; h6 [0 W. J- ~上述應該指的是ｅｎｄｃａｐ,如果ｌａｙｏｕｔ上的ｐｏｌｙ是突出ｄｉｆｆ的,實際上製程廠做出來的型狀,是會往後縮,並且尾
" X. N9 t+ W2 H/ n$ x! H5 Q端呈圓弧狀,為了避免ｐｏｌｙ縮進ｄｉｆｆ中,而造成ｓ跟ｄ導通,所設定的ｒｕｌｅ．
/ T% W8 ^4 z( q. E& F/ h% C6 w當然有些比較特殊的ｍｏｓ不在此限,比如說可變電容之類．
妳把ｐｏｌｙ也就是ｇａｔｅ當成一個控制ｓ跟ｄ的開關,也就不難理解了,妳後面所說的ｄｉｆｆ短路應該是指這個吧.