|
|
I/O在公司裡的確"應該"要有專門負責設計的designer的, 不過好像也不一定,
0 h" L/ @4 A& D ~2 k" A: D我也看過有公司沒有專門負責設計I/O的designer, 就是資深的designer親自下場design I/O了...$ j6 q# C/ f4 p9 S( c R' R
畢竟ESD structure還真的有其困難點在......真的不容易呢,
f8 i h* U, U5 J$ B尤其在沒有元件model(例如:可能現在這個project用的model裡面就是沒有SCR架構的model)的時候,
K) R& l9 s! h4 |( I7 G$ J要怎麼用其它的架構把SCR做出來呢?? 這個就夠頭痛了吧... p& Z. x" ?8 X2 |$ j# o
1 k. l- M' c( I6 J |不過呢...老實說公司裡也不見得每個I/O都自己設計, 只是某些特別的時候會這麼做罷了,
( N b4 k6 g& @+ P A" T那當然了...若是自己公司裡的designer要設計I/O的話,
6 Z" P0 i9 ~" e* ~5 y& b8 g- t佈局工程師就也要上場囉!!1 g q' R9 r3 s5 K4 T
所以我覺得啦...佈局工程師應該要懂一些基本的ESD相關理論才行,1 `4 @: D7 r; A# U3 [( E6 r
又, 這麼說來, 佈局工程師什麼都至少應該要懂一點的啦,
. I: S5 J! }+ \9 _% f老實說真的很辛苦...我自己曾經做過, 所以我知道...
% `# |) ^% P+ _* ^5 o: _& p. u- V% i
再者, CIC提供的TSMC 0.35um 製程的I/O的確是如此沒錯,; M0 b; S3 i% x7 B
我們沒辦法整顆chip去跑LVS, 只能跑DRC, 而且裡面有幾個I/O會有metal太寬的問題,2 W$ E3 Y( @. h! n
因為是TSMC沒有再做更新, 所以可以視為假錯, 但實際上應該要挖metal slot的.
/ y0 W; `1 ?8 T \ z不過有CIC另一種跟工研院合作研發出來的I/O, 是整個連I/O的gds檔和netlist都有release給學校的,; K5 _ B4 L: W$ ~" T0 C; }
這一種就可以自己加進來跑POSTSIM了.
9 V. z( ~( r Z我曾經stream in 進來看過...老實說跟TSMC提供的I/O形狀差很多...
9 D0 L3 c3 z$ @* j2 d而個人比較不prefer CIC和工研院合作研發出來的那種, 所以就沒有用了.......
' {2 h, w- o) X0 k" d9 _% u當然也可以用自己畫的空pad, 如果沒記錯的話, 好像以前是叫做"pad window",
A w- @8 T4 O6 y9 }就是只有I/O要bond出去的那塊pad的部份而已, 因此必須要特別注意ESD的問題.
1 f+ L, R" B* q3 g: ~0 g3 Y9 D$ ]7 J0 x
我記得以前在公司上班的時候, 當然I/O的部份是一定會用有ESD protection的I/O啦, ~ G* R' f) t# l
除此之外, 在core裡面直接接到input/output I/O的device, 2 U+ g; z' t. h- X& P
其drain端也會再用ESD protection structure的design rule來再做一次internal的ESD protection.
* K" K( ?1 P+ L8 z& ^# }電阻, ESD implant, 還有忘記是叫什麼名字的layer去了...SAB之類的吧...etc, 其實也都是常常會用到的,$ u8 K/ Z' [# Y, d" A# E
與ESD protection有很大相關的東西呢. ^) y# J' s2 v- q
可是在學校裡面, 老師就會問你說, 為什麼你用了有ESD protection的I/O,8 B# S& {: h2 S1 T. J
core裡面還要再做internal ESD protection呢??
- m3 J3 S; d0 \* V---阿我想就是為了保險起見, 在core裡面再做點ESD保護, 這有什麼好講的?
* e; D7 J& X& O+ W7 {. R& M老師就會說, 他們以前做的時候沒有人這樣做的...0 R/ T* @) V# D% f% ?. ^
---廢話, 老實說有很多老師沒在公司服務過, 有一些東西業界的考量他也不管也不聽,' _ K' T$ o8 o% L
就是一定要堅持說他"以前"做的才對...誰知道那是幾百年前??3 `0 A4 h' G/ N9 p
我不知道別的學校怎麼樣...但至少我的老師就是這樣,
3 w% T7 T& J, S' D+ }永遠停留在他那個"以前"時代, 永遠都不會求進步, 也永遠覺得他自己講的對...
8 I; k& x& j+ F0 l7 X2 N有時候真的覺得很感慨!6 {2 b! e$ `4 ]) z
" w; v) ^& a! T5 }
說到POSTSIM, 照理說whole chip的POSTSIM應該要含I/O進來跑的才是,
/ d! E+ w+ a ]# _雖然說正常需要的訊號灌進來的時候, I/O內的ESD protection circuit是不會動作的,* j! z: U g- A/ U- L0 t/ W7 s4 p
但是I/O的面積老實說很大, 由bonding輸入我們需要的訊號之後, 再經過一大顆I/O的input路徑,
6 t2 T* v9 v; ]! U o" t z& e是否會造成輸入訊號的衰減呢?? 我想這個真的是值得考慮的問題...(老實說我覺得會啦)...
. x' C) M# p6 I, D據聞學校可以透過申請, 然後連到CIC, 用nanosim來跑POSTSIM,) j; s; R7 Z) ]8 U) z" `
如此應該就是有把I/O包括進來的情況下, 這樣子跑的POSTSIM應該比較準吧...
: t( k4 U. d% Q% {
e, b" `& |/ s. v2 C; r不知道公司裡的designer都怎麼跑POSTSIM呢?8 Q/ p( x7 \/ m3 Z
能不能請在公司裡服務的designer們幫我們解答一下這個問題呢?
+ F& y% q1 Y+ K E5 Y5 H. A: W老實說, 以前還在公司上班的時候, 若是有帶project的話, 負責的工作也是做到tapeout為止,& w8 ?! R6 m; p- @0 Z& b
若是自己是在一個project裡的成員, 就負責好自己的block就行了,
) I; P, D" P- X+ }! o. `% K2 K1 u一個cell或block做好之後, designer要抽RC, 我們就負責抽給他, 後續他怎麼跑的, 這個我就沒有問了.
6 P% w8 P& {( {0 c* Y不過我當時沒想到whole chip的POSTSIM這個問題,
# J2 Y' L& [, E* Z1 W/ q& x+ ]( {老實說啦, 當時什麼都不懂, 也沒想到會有這樣的問題...
# H! `/ @8 D, ?) a. Cwhole chip要跑POSTSIM的話, 是否有含I/O呢?# c6 H( c. u, \! E+ i. A- V I
在學校我們自己跑一個core的POSTSIM都要很久很久...跑到起肖...& ?, s) K! t4 U+ H' b3 d& I, P
經常跑到硬碟滿了還跑不完...真是一整個很"囧"的情況...& w1 y& [7 f" V& J5 S1 N
可是我又不想連到CIC用nanosim去跑,5 H0 w/ f; d; F
因為要是學校網路斷了的話, 要怎麼把自己當初跑的程序叫出來呢??0 l: I2 Y( T( w T% D1 |4 y
3 {2 C" W- d. y, E在學校裡跑POSTSIM真是一件令人煩惱的事...
( `5 x$ h2 j/ C9 w" J(尤其當你遇到小氣的老師, 不肯花錢買足夠的tool那時候...真的我只能說"欲哭無淚"啊......)
. J7 O* {& K p6 B一整個大囧!! |
|
IP卡
狗仔卡
發表於 2007-9-2 08:57:27
= =
QQ好友和群
QQ空間
騰訊微博
騰訊朋友
收藏
分享
頂
踩
分享
提升卡
置頂卡
沉默卡
喧囂卡
變色卡
搶沙發
千斤頂
顯身卡
樓主