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[問題求助] charge pump里面的opAMP起什么作用?

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1#
發表於 2007-7-24 14:41:01 | 只看該作者 回帖獎勵 |倒序瀏覽 |閱讀模式
看到charge pump里面,有opAMP接在up和down的两路输出电压中间,起什么作用呢,可以不用吗?

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semico_ljj + 2 提了一个好问题·
yhchang + 4 Good question!

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2#
發表於 2007-7-24 21:33:06 | 只看該作者
让Dummy之路跟随实际之路,Dummy之路可以减轻电荷共享和时钟溃通!
+ U% A" D  |  D不知道我这么理解对不对

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monkeybad + 2 交流分享心得!

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3#
發表於 2007-7-25 02:07:55 | 只看該作者
charge pump基本上可分成single-ended和differential兩種架構
+ |5 {* X' \2 L1 V+ Rsingle-ended的charge pump就沒有使用OP Amp的方式(我的印象中)5 s+ k! }+ M7 B% D0 b1 \
絕大部份,會在charge pump中使用到OP Amp大都是在differential架構的charge pump
0 Z% U+ R6 n* |9 q/ L: l$ s當然,charge pump中要不要用到OP Amp完全是看designer個人的考量與架構的需求# k- K0 D" c+ [1 }% \. d6 E! ~
differential charge pump也可以不用OP Amp就可實現
2 I, _2 u0 L. A! Q& r5 J4 r  [5 b9 s6 g2 G8 i0 A( l
至於你提到charge pump中使用到OP Amp; B- y  ]2 g( ?3 w9 {) j% D  {1 h
我在IEEE的paper中曾看過兩種這類的charge pump
7 z# G4 m& N- i; R) K+ H6 X建議你,先看懂內容寫些什麼,絕大部份的IEEE paper都會描述block的動作原理和基本架構運作緣由* q8 _# U( n) d: ?4 y9 H
若你推導一下電路運作模式,我想應該不難理解才對8 ]9 I2 k7 W$ C  ~, B  d' Q* b1 m
2 z( l! e6 m+ i
另外,PLL的charge pump電路架構,就我個人所知的大概有六種以上1 \/ C1 V' {# U2 ]  v
每一種架構都有不同的考量和優缺點
. K) s2 j; i2 t如果你真的無法理解paper上的描述,建議你將架構或者電路圖貼到論壇$ |/ R/ V& C% _" n
要不然,誰又會知道你問的是那一種charge pump架構呢??

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yhchang + 3 回答詳細
mt7344 + 3 多謝補充!

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4#
發表於 2007-7-27 08:59:00 | 只看該作者

回復 #1 adele 的帖子

因為你說的不是很清楚& K7 B3 x- U4 k7 C, H
不過大多數的opamp在charge pump中
% s' W' {  A% W: c: a1 z, v+ P都是拿來解決charge sharing. _- a' P. p( ~/ H2 j9 U
這個算是PLL的一個基礎觀念

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monkeybad + 2 簡單扼要

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5#
發表於 2007-8-9 10:18:28 | 只看該作者
順便帶提一下,請問那在Charge Pump中,我們要注意到up、dn的電流ip是否要match!!1 \$ r1 m: L, @" b; Y7 b9 j
然而在這其中,小弟想問的是,那個ip電流我們在設計時,通常都是設多大呢?為什麼?:o
6#
發表於 2007-8-9 19:08:15 | 只看該作者
電流up和dn當然要match/ w5 P5 ?# ^3 n$ n* r: q6 [2 l/ H
不然charge pump current對low-pass filter的charge和discharge就會出現un-match: T% }& ?8 _8 T: `, W6 ]' P
進而影響control VCO的voltage,連帶的也會造成VCO振盪出來的頻率會受到影響
/ G" ]; C) v  `0 w
$ _& @6 g) Y7 t( P至於charge pump current要設到多大
% i4 D  r% V$ i& d9 I4 f2 f: E這要看你在PLL的設計中,VCO的gain值有多大,damping factor設為多少等等參數才能夠計算出charge pump current在多少值時才是最佳的
! n) q* k5 o" e6 ?( R一般來說,charge pump current在10uA - 40uA均可接受,但,實際值乃要利用公式及搭配所有相關參數計算過後才能決定7 a6 C; ~* c' n  D% G
想設計PLL,公式的推導絕對不能少,如果不先了解PLL的運作原理而只是要知道各個block參數為何
* f/ I/ r  u# s- |6 Z! X那就無法真正理解PLL的設計精髓為何,更無法設計出最佳化的PLL
% \5 e# q( }7 q  z
5 d9 S, z& l9 p' d" f$ J/ X# F1 ^1 S9 E3 {

0 z2 p( k" ~9 ^4 T2 z' S/ I9 N- g/ b8 I! z7 Q
原帖由 option318 於 2007-8-9 10:18 AM 發表 " N8 m1 f& d" ?* u( f
順便帶提一下,請問那在Charge Pump中,我們要注意到up、dn的電流ip是否要match!!" w) K: ~! f5 k2 {6 i! V
然而在這其中,小弟想問的是,那個ip電流我們在設計時,通常都是設多大呢?為什麼?:o

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7#
發表於 2007-8-11 15:05:10 | 只看該作者
恩恩!!謝謝”finster” 副版主的說明,小弟總算了解。& b5 F6 M' p& g0 Q7 \
謝謝您的說明唷!!
8#
發表於 2007-8-12 15:45:40 | 只看該作者
我的理解是 加上op 是為了charge sharing 和 不讓電荷變化太大
  f  L/ s$ F: J! G讓ref spurious 增大.而且op 的SR 也會影響spurious 多寡
- K/ v; b: \' B6 x" {4 d所以 要小心這個op的設計
2 w/ O; e$ u6 p) V: }9 U
8 P: k! v) D; s, P4 Ncharge pump電流 我就有點疑問了 , 一般大公司的量產IC ,  Icp 都是mA級的
" N8 e/ M- K3 Q) A7 N不知道為何paper 都只有數十uA ?
9#
發表於 2007-8-13 10:27:15 | 只看該作者
一般而言,我們所設計的電路都儘量要求low power,也就是整個system的total current要能夠愈小愈好/ y1 W! I- N3 |: n6 o) g) k
就以PLL而言,最大的current是在VCO,其次是differential-to-singled-eend(D2S)(有的PLL架構並不需要這個block circuit),然後才是charge pump和post-div/pre-div及PFD; B. W, G) R9 O' N  V. y
而在我們所設計的PLL電路中,一般的total current大概都在10mA上下,其中3/4的current是VCO的current所消費掉,當然,如果包含D2S電路的話,這個比例和current值也會有所不同
( v( K' h! N' L0 k5 D! l9 Q! Y4 W9 L: F$ a
再說明一點,若是純analog PLL,其charge pump current本來就不應該太大,charge pump current愈大,相對的對low-pass filter所作的chrage/discharge的速度也愈大,表示control VCO的voltage變化也愈大,那樣子很容易會讓VCO產生過大的frequency變化,除非VCO本身的gain值就很小,不然charge pump current到達mA都很難控制VCO的frequency* l% G$ [$ e+ c4 C0 e
再者,如果charge pump current都己經是mA級了,那VCO的current幾乎都要達到數百mA,那這個樣子的PLL所用掉的current就太大了,現在環保意識抬頭,歐洲一直在提倡綠色能源環保規章,一個PLL會用掉數百mA和一個只會用掉數十mA的PLL,當然是數十mA的取勝
3 y, m0 l4 A) @1 U最後一點,如果PLL要放在SOC當中,其所消費的current絕對不可太大,因為那對整個system和熱源會產生極大的問題,電路所需的current愈大,愈有散熱的問題,對SOC而言,當然會要求PLL所要用的current愈小愈好

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10#
發表於 2007-8-13 13:28:51 | 只看該作者
我的理解是Charge Pump 的电流大小与Loop Filter 参数密切相关,如果Loop Filter  on chip, 那么CP的电流越大,电容就越大,很大的电容集成到芯片上,所占用的面积会大到无法实现的程度,所以电流越小,Loop Filter的电容也相应变小,Loop Filter全集成会成为可能。单纯从功耗来讲,200uA和20uA相比,对整个LL节省功耗有限,但是Loop Filter电容能减小10倍。

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semico_ljj + 2 似乎有一点道理
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11#
發表於 2007-8-13 18:57:50 | 只看該作者
我比較讚同macrohan 說法 . 這比較合理.paper 是有說到過 .- V$ _1 N% K6 l$ L3 G8 n7 w: ~
就我所知  charge pump current 多少和vco 電流根本沒有關係.+ I! h2 S8 r* ]3 r1 _: q) J7 `+ g+ L
不會因為pump current變大 vco current就需要變大.
1 I; |3 H: I- ~這是我所知的 .
/ F, ]1 k: {5 T8 S* f9 |, x) B謝謝各位大大的解說 .
12#
發表於 2007-8-13 19:36:46 | 只看該作者
如果从噪声角度考虑,从传递函数来看,CP电流越大,CP到VCO输出的噪声就越小,电流大了,CP的电流的失配相对小些,传统的PLL,LoopFilter 一般都是外置,所以不考虑环路滤波器电容的大小,所以CP的电流一般在mA级,而在SOC、全集成逐步成为趋势的今天,Loop Filter 全集成,CP的电流再不能达到mA级了,一般都在uA级;

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13#
發表於 2007-8-20 17:02:19 | 只看該作者

回復 #1 adele 的帖子

about your question (回復 #1 adele 的帖子)
1 v: D) p3 H% k0 S- splease refer to Razavi's Design of analog CMOS IC  textbook
9 W( h  U. C7 |( j# P: pedition 2001 ,page 567  & figure 15.47# _6 h( e1 o  g
it's to minimize charge sharing and can decrease vco input ripple voltage
5 Y) D9 h- H6 @! i/ X& F% N! @/ i! B$ S' a; p* }( s
The structure is originally presented on JSSC,vol.SC-23,pp1218-1223,October 1988 (see figure 8 on this paper)
! S0 [# ]* h  Q! h% g3 P( t) fA variable delay line pll for CPU-coprocessor synchronization

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參與人數 2Chipcoin +6 +4 收起 理由
semico_ljj + 2 + 2 有了依据
yhchang + 4 + 2 熱心回覆!

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14#
發表於 2009-11-26 17:11:11 | 只看該作者
謝謝大大的分享~知識因分享而壯大!
15#
發表於 2010-1-6 17:00:19 | 只看該作者
謝謝大大的分享~知識因分享而壯大!

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poseidonpid -2 敷衍回覆!何不交流點心得?

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16#
發表於 2010-1-7 17:54:38 | 只看該作者
学习了!谢谢
17#
發表於 2010-1-7 17:55:43 | 只看該作者
我设计的电路一般是20uA∼60uA的样子,VCO功耗大致4∼8mA。
18#
發表於 2010-8-17 21:14:15 | 只看該作者
谢谢分享。3X3X。
! |5 \9 n" ?- U謝謝大大的分享~知識因分享而壯大!
19#
發表於 2010-8-18 13:01:53 | 只看該作者
谢谢分享。3X3X。9 L4 D9 Q7 b4 ^% t% |# C7 l
謝謝大大的分享~知識因分享而壯大!
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