關於PowerMos的Layout

小朱仔

小弟近來有個專案是做DC to DC Convertor的Layout
- f/ B, E4 j) F- t6 R- s裡面主要有一顆PowerMos Size W/L=8000/0.3
據聞Lay PowerMos主要就是Latch Up及ESD的問題
所以想請教一下有Lay過PowerMos的各位前輩能否指導小弟一下,
或有參考的資料可供參考,謝謝~~

mt7344

Power MOS 這東西!!  只有靠經驗!!
要 ESD 好就只有拉寬 Drain 端的 layout!!  --> Rdson 就會變的很差!!
  B4 R8 c8 Y, m這是要 trade off 的!!  所以只有靠經驗!!
% f$ [: {" U6 R. n5 ?# O/ H2 _; ?有一個  比較好的方法就是!!
% Z! b% W  c0 G6 G多做一下  ""反向工程"" 看看人家賣的產品是如何 layout 的!!
3 e# E$ Q% T* M2 Q/ z( f這是一個  很好的學習經驗!!

skeepy

SOURCE端CONTACT TO POLY距離與DRAIN端CONTACT TO POLY距離
) z4 M" [3 a1 D8 q& _0 Z要比基本CELL拉遠些,要多遠靠製程上的經驗值,因為MOS已經很大了無法
依照ESD RULES下去劃,另外考慮的是劃FINGER或是井字型,再來考慮是最
上層METAL如何舖設,有PMOS和NMOS的話要考慮兩者間的LATCH-UP問題,
2 S. W/ }; L; P8 z9 X# }, M2 VPNMOS距離拉遠加DOUBLE RING.

vlsi5575

powerMOS我有處理過
如果size還可以接受的話,最好就是用ESD rule畫,
4 @$ R- a8 K' Q. X7 c- o- I這必須要跟designer討論,
如果可以這樣子實現的話,
$ Q! T: q. |; d. s( }! Q' u那ESD跟latch up protect就一定沒問題
0 Q# j  ^9 Z: U( o8 b5 p- @也就不用擔心了
4 R# u/ a; G& H/ s& |, t5 `- m不過如果限制於面積大小,
" K2 p8 O* P5 S) |  W那也可以把source跟drain的距離拉小一點,
0 C1 n( {! C  E. a甚至如果有rpo的也可以拿掉,
1 {+ V) U( o  Y  C: _8 q6 l因為畢竟不是像PAD裡面要做ESD protect
總之就是如果designer同意的話,
討論之後就可以偷一點,只是看要怎麼偷,
方法都差不多那樣

不過畫powerMOS除了MOS的架構以外,
+ g0 y( Z& E2 q5 e# g* |# [最需要注意的就是要可以meet design端的current density,
$ e9 z( G' y3 W0 H' A# O% M這也有關於整個powerMOS array的floor-plan.
因為你在問題裡沒提到,所以我另外提一下

小弟的淺見啦~~
% Y' ]3 o9 i4 Q& r9 q. x& h$ b如果有不對的地方還請各位先賢指教!

wiwi111

ESD 部分是不用擔心的,因MOS很大,大量電子進入時則會
( D9 C: s+ a" a" S' P很快四處洩放掉,而latch up部份只要P和Nmos 間有Dobule
gardring 則可避免了,就這麼簡單,給大家參考.......

m851055

原帖由 小朱仔 於 2007-7-5 01:55 AM 發表
) a" v" U7 ]6 k6 c: T) \+ N小弟近來有個專案是做DC to DC Convertor的Layout
裡面主要有一顆PowerMos Size W/L=8000/0.3
據聞Lay PowerMos主要就是Latch Up及ESD的問題
所以想請教一下有Lay過PowerMos的各位前輩能否指導小弟一下,
/ x. ]6 e. A6 P( c# r3 ~) q或 ...

- k6 L9 o8 x" g$ V* [. C# H, _: [
- z2 T+ y7 p. Q) Jlatch up較好解決在device layout周圍畫上double guard ring。
而ESD問題一般Source端的Contact只要照rules即可，而Drain端contact則大約是source端的2-3倍。也可套用foundary之models，不過空間會較大。
另外W/L中L=0.3um國內之high voltage tech.，應該沒有相關製程，因為國內之技術較弱，高壓製程高階技術尚待建立。

bowbow99

劃井字形～
poly的L劃0.3
lvs的結果L會變大～
! i2 {( ?0 G$ }/ D2 a顆數越多會越大w1000~L就大到0.33...多
! D- g7 |4 v2 d/ p# N2 D5 T, ?這樣lvs怎麼驗證都不對！

kerzon

回復 7# bowbow99

# n6 o) ]0 v5 V8 b
    多出來的是交叉處，(紅色圈圈)，所造成的，要在驗證上忽略掉

Abel_1909

受益匪淺。。。。。。。。

lnxmj

power mos 在esd性能上还要考虑均匀性，如走线的均匀；source/drain cont的处理，drain加ballst 电阻等。可以看看esd的书籍。