verilog 觸發問題

peliuya

今我欲使 sys_signal 此輸入訊號在正緣時，使 rst_B1 訊號為 High。
, Z. L, T- U1 P0 m7 o
正緣過後（即下一個 system clk(50 MHz)），rst_B1 復歸為 Low。
( l7 i5 D; t' s) Q3 ~
5 H" E' o) S" ?7 W6 Lsys_signal 此訊號為  60 Hz , Duty ratio 為 50 ％ 的方波

請問應該如何撰寫此段程式？

nesty.tseng

always @(posedge CLK_50M or negedge PORB)
: P( W3 }  e  k4 x! ^: P; y0 ubegin
  if(!PORB)
. p# S! A0 G- ?  d    sys_signal_d1 <= #1 1b'0;
1 j( x2 C4 i' Q  O$ X) n  else
4 h" d! Y1 D( W8 ?% w5 V: I0 t4 y2 p6 j3 ?    sys_signal_d1 <= #1 sys_signal;
end

assign sys_signal_pul = sys_signal & ! sys_signal_d1;
, A+ f. a9 T4 m, T$ Q6 W: {) j
4 u+ O+ c3 e. V) t1 ralways @(posedge sys_signal or negedge sys_signal_pul)
begin
5 F1 }9 {0 U7 |. w  if(!sys_signal_pul)
    rst_B1 <= #1 1'b0;
  else
4 D* f0 l5 d$ R    rst_B1 <= #1 1'b1;
- v8 K: z" w& p* G9 H; ?end