APR的問題

abayson

我目前是使用TSMC18的製程 作數位IC的設計
& R+ M( T) g2 W
可是在APR時 有些問題想請教各位  APR軟體 SOC encounter

1. 我在一開始產生記憶體時 預設她的power ring是M2 M3 那是不是代表 我在APR時 core的   
     power ring還有 stripes也必須是M2 M3?
+ F9 D4 S4 p3 z$ F9 X0 h
2.我在APR中 再執行nanoroute之前有檢查DRC跟LVS都是0個violation 但在執行nanoroute後
   出現2種violation
$ v7 y4 n- V% o7 o3 T/ A; k  
" \& \2 i' t! m* p0 C, Y  第一種是  Mar violation
1 J( w; h! ^4 i! vRegular Wire of Net U_LDPC/mem2_4/RF2SH82X8_u23/AB_n[1]
False :  No     Layer : M3     Bounds ( 1868.290, 4131.040 ) ( 1869.290, 4132.040 )
1 H) Z+ B6 D8 V& b1 \1 h* R- _請問一下 她的報告也只能秀出位置 那這個錯誤是什麼意思 要怎麼修正
% a( Z) b, t7 U& L- j3 @# z
   第二種是  Spacing violation
  Regular Wire of Net U_LDPC/mem2_4/RF2SH82X8_u9/CENB_n
  False :  No     Layer : M5     Bounds ( 2781.730, 3643.700 ) ( 2782.730, 3644.700 )
( K0 L+ e' T! s4 L  \- {  我看一下 他好像是 自動route後 2各metal  間的空間小於lef檔內規定minspace
, Z* S' t. }9 g' ~2 X  Z  這部份要怎麼修正呢
# ^9 [3 D& O6 V' J1 i; H, Z8 W  
: f. y% i- H- @; n   附檔有比較詳細的圖 謝謝
, I4 e6 y: H6 [( ] 希望有經驗的人士 可以給予指教 謝謝

jianping

1. 我在一開始產生記憶體時 預設她的power ring是M2 M3 那是不是代表 我在APR時 core的   
5 Q) {4 W& m: j; `  p     power ring還有 stripes也必須是M2 M3?
( F' B) N' L  p3 w* V9 v-----------------------------------------------------------------
不見得~但最好保持M1,M3,M5橫向,M2,M4,M6縱向的法則
stripes通常用Top Metal跟倒數第二層,如果你用M2如果又壓在CELL上可能會造成繞線困難,且最TOP的METAL阻值較小較好.

: [( d6 w8 P8 w
2.我在APR中 再執行nanoroute之前有檢查DRC跟LVS都是0個violation 但在執行nanoroute後
$ T0 L$ V+ @  ~- U8 s2 ?   出現2種violation
6 E6 R0 E* w9 U* O---------------------------------------------------------------------------------
. ~& _9 s) m$ f6 }. X& g4 j OUTPUT GDS FILE出來,然後用CALIBRE驗證看看,看是不是真錯.