類比佈局、body端、匹配的一些問題，請幫幫我~

bairshinyuan

最近遇到一些疑惑，希望會的人可以幫我解答一下~~
- B; ?0 c- W, P/ X& r: n/ w1. 類比layout重視的是什麼?? 是能讓他動作嗎??我知道數位比較重面積，那類比勒??
% v3 p1 T7 d3 }" N- [* Z# h2. I/O Pad一定要放在電路的最外圍媽?? 能不能只放再固定的一邊阿??
3. MOS中的body端，不接電源或地時，會有什麼問題產生阿?? 是為了消除雜訊&防止latch up才接電源&地嗎??
4. 到底為啥要做匹配的動作呢??
5. 想請各位能否推薦我，哪邊有跟佈局相關書籍呢??
2 K3 I9 p+ G( e, a7 Y3 D
不論回答與否，在此先謝謝大家囉~~

bairshinyuan

補充：
' y6 `+ i1 [5 p" c, x# O/ X- N, \" f6. 萬一電路面積大於pad 面積怎辦阿?? 除了擴充pad還有其他解決辦法嗎??

motofatfat

1. 類比layout重視的是什麼?? 是能讓他動作嗎??我知道數位比較重面積，那類比勒??
會動只是基本ㄉ,特性和達到規格ㄉ要求
% H* @" R1 S( E- K0 a' V6 U( K2. I/O Pad一定要放在電路的最外圍媽?? 能不能只放再固定的一邊阿??
6 z+ p& [; {( H$ Z可以阿 只要封裝能配合 放哪都行
( c) k, }( U2 w' S& m3. MOS中的body端，不接電源或地時，會有什麼問題產生阿??
7 O9 h" o1 @: T看設計 通常只會 latch up 或是不動作 要看元件鄧作原理
還有  你把MOS 當瞎密用
8 ~7 O. W6 d8 c5 h6 U 是為了消除雜訊&防止latch up才接電源&地嗎??
不一定
4 }$ k/ u5 ]; f4 N" l0 s4. 到底為啥要做匹配的動作呢??
未了使匹配ㄉ元件在製程上做出來愈相同
電流鏡而言 兩邊愈相同出來ㄉ結果 愈符合預期
" U) p$ P- P8 T& w# L5 ?5. 想請各位能否推薦我，哪邊有跟佈局相關書籍呢??
這邊多爬爬文ㄅ
6. 萬一電路面積大於pad 面積怎辦阿?? 除了擴充pad還有其他解決辦法嗎??
7 ?9 S0 Y$ }. ]7 u$ A- r* ^有阿 直接放在電路上
: M# f. c0 P. X" H/ M0 U# h& D通常不會這樣做
; g& V& l& |5 n3 y所以有PAD limit or Core limit ㄉ說法
" S! g3 ~7 |  P即因PAD 決定面積或因Core 決定面積
這些答案希望對你有幫助

kanoson

3. body effect
6. link finite pads

bairshinyuan

那請問一下PAD limit < Core limit 會怎樣??
2 e7 y0 h# L# P- Z# j! o9 FPAD limit > Core limit 又怎樣??
# j% m, j+ i% @+ c優缺點分別是瞎咪阿??

motofatfat

那請問一下PAD limit < Core limit 會怎樣??
PAD limit > Core limit 又怎樣??
優缺點分別是瞎咪阿??
8 m7 ^9 O/ N. p; F/ l; r- z
不會怎樣
7 @5 M1 g7 y9 c  e3 B編個名詞來溝通而已
; B3 H9 s1 m) ^) I) ~PAD limit 是指因PAD 決定總面積
面積利用率較低
1 q6 O  L- D- p( }, i) P: {/ CCore limit  是指因core 決定總面積
9 n0 P3 W6 m+ m, B% F! o' E面積利用率較高
  w: u5 @" I5 z- s 一分面積  一分錢
8 i3 H# @7 {; ]2 B能做成 Core limit 最好

anita66

Hi,
2 v6 g: w1 t" z4 P2 A應該還是取決於I/O個數來看,例如,pad個數圍起來後,裡面的面積小於core的面積,那就只好採取core limit的方式,至於,pad與pad之間的空間,通常是塞filler,反之,則沒有filler的問題.
希望能有所幫助,3Q~

小緯仔

那如果是N-well製程

NMOS的Source&Body接在一起時

而Source又不是在最負端，那該怎麼辦？

motofatfat

那如果是N-well製程

* O4 G8 _  p$ B. o" zNMOS的Source&Body接在一起時
+ |6 D8 `/ a. Z* B
而Source又不是在最負端，那該怎麼辦？
* R8 ~1 G- }) R4 |
2 c$ T, M) h1 Y4 B& M( w瞎密怎麼辦
( f6 e5 v6 v0 J, i$ j% W. }看不懂問題
7 c4 A) ^6 Z; eNMOS ㄉ body 是 psub
現在ㄉ做法都是 加 psub2 (t廠)  或 spegnd (u廠) 來區別 個ㄍNMOS ㄉbody
, g- n. a  M! Xlike pmos ㄉ body nwell 愛接哪裡 就接哪裡

skeepy

原帖由 小緯仔 於 2008-9-19 02:14 PM 發表
那如果是N-well製程

NMOS的Source&Body接在一起時

而Source又不是在最負端，那該怎麼辦？

加道NBL將那顆DEVICE隔起來。

yingzi07482

layout对工艺上的要求很高，很多要处理的思想都是因为工艺制程上存在误差

小包

以我layout analog layout 2年的經驗~~~
1. 類比layout重視的是什麼?? 是能讓他動作嗎??我知道數位比較重面積，那類比勒??
ANS:我想最主要差別在於mos方向要一致，且較注重mos matching，cell matching
- d& B9 p% ^& k6 V) v
2. I/O Pad一定要放在電路的最外圍媽?? 能不能只放再固定的一邊阿??
( N9 [& C6 F3 D- hANS:一般要看你的包裝吧，pad通通放在同一邊也可以啦，如果你的包裝的leads都在同一邊的話。
    通常會散佈在chip的4個邊邊主要是因為這樣bonding的線可以直接的bond出去，如果pad擺在chip中間的話，被bond線跨過的core很有可能會被影響，所以一般pad儘量擺最外圍。假設你通通放在左邊，但其中有一些pad要bond到右邊，這樣bond線要拉很長，對於被跨過的core也不好。
$ Y7 E/ N$ `$ e
& T! a, ~" d! T( Z. e! ~3. MOS中的body端，不接電源或地時，會有什麼問題產生阿?? 是為了消除雜訊&防止latch up才接電源&地嗎??
9 u2 |5 Z* o5 w) }  gAMS:body要接電位主要是為了和source/drain產生逆偏，使mos能夠work，若body不接電位的話可能會產生漏電而影響mos的performance。
9 n& `% V2 u4 D
4. 到底為啥要做匹配的動作呢??
+ F! w+ y. K! v' i$ r- xANS:mos愈matching，訊號的offset就愈小，會更接近simmulation的結果。

5. 想請各位能否推薦我，哪邊有跟佈局相關書籍呢??
ANS: "The Art of Analog Layout" →我覺得這是layout和designer都應該看的一本書。
0 b  P) Z- p) F- w, |' n
  P4 @. ]1 O* i- ?以上是我在這兩年內所學到的東西，僅供參考。
希望以上回答能夠幫助到你。

astrosummer

虽然答案基本都知道,但是看了各位的回复,还是有很多收获的,
. ?0 v% ?5 y  T& \想再说一下6, 萬一電路面積大於pad 面積怎辦阿?? 除了擴充pad還有其他解決辦法嗎??
不太理解,电路面积大于pad面积没有关系啊, 为什么还要扩充pad呢, 那岂不是要增加die的面积,增加成本了吗?

ecalfs

core limit 不需受限原有框架
4 C. D0 E( K1 u5 \$ o6 Z+ E: b
/ C) e$ F  I  Z1 z" _6 G1. Floor plane需規劃好(有彈性變更的可能性),以省面積
2 J1 E" [( v4 Z- F3 K9 c) I7 ?9 A/ a3 d2. Pad 可放中間, 一測, 兩測, L, ㄇ字 配合 IO 需要來達成
0 T5 i4 @5 c4 ?( C( }- r* L6 b3. 最後確認Bonding diagram

ecalfs

補充:
- M# x5 v4 j! {6 D" E4 l9 }
需注意ESD solution, power cut....