[verilog]inout port的用法

celadon

當enable==1時，我要送資料進去  input
# B6 `$ n: E, t3 r" N; Z" z# o當enable==0時，將運算後的資料送出來 output

請問要怎麼怎麼用enable控制inout port?

jerryyao

assign out = (enable) ? 1'bz : data;

sieg70

module bidir_port(oe, clk, bidir)
+ F; O. ]0 B0 M% e) t+ m
6 L7 f9 [' w0 I" ]* h2 h5 e" ginput oe;   // 即你所寫的oe
input clk;
  s! q% i3 n2 q- \6 q+ ~inout bidir;

  W+ ^* i3 ?8 x3 H( ~$ G/ v& }1 Nwire a;   // 要丟出去的資料
& x7 ^: g! D5 z. x' m0 Qreg b;    // 讀資料進來處理的位置
5 d* D8 u6 Y4 H; N
- q$ u" ^' r5 [% n4 z5 `$ A- y
* f7 t' l) c% _+ Zassign bidir = oe ? a : 1'bZ;
1 y8 h2 b6 D& f7 q
always @(posedge clk)
begin
  b <= birdir;
( A# U) ]! o- S/ kend