關於Verilog寫法如何寫一個buffer

celadon

抱歉..我剛學verilog..
請問在寫behavioral model時，一個buffer的功能可以用latch的方式來寫嗎?
- `$ A2 o/ R. P, k1 C, T8 x
# R1 O% ]0 ~9 A& x: M[ 本帖最後由 celadon 於 2008-8-18 03:36 PM 編輯 ]

jerryyao

如果不是latch base的design不要用latch，你要的答案可能為：
module buffer(
input I,
) \4 b# j0 ]* W- R$ Moutput O
);
* c) |' d8 E2 V) c7 {' I  assign O = I;
3 I" h8 e" i; ?9 Nendmodule

jungswee

二樓說的很對，樓主還是好好學學基礎知識吧。這個很簡單的~~~~

treebug

再加個 #(delay), 會比較真實點, 或者是直接CALL vendor所提供的BUFFER LIB.

gto10620

讓他反向再反向 0→1→0

& S1 l& ^0 f6 f! a. r# s9 r6 \2樓大哥說的也行.................

allan0915

恩
6 g; F  R0 T( ]$ {8 @: D這個很簡單
; E0 p8 o9 L, k書上都有~~也有一堆資料~~~多多學習&&

kosenmagic

真的使用BUFFER的話，2樓大大那各就是 4樓大大還可以實現合成之後的延遲
這樣可以再合成後看到一各
不然你寫成LATCH也形
如果只是確認延遲狀態而加BUFFER
你乾脆加各延遲比較快 又不會增加design 的gate
& _* ?" ^* |) W
5 }% U+ d& c3 g[ 本帖最後由 kosenmagic 於 2008-12-16 11:37 AM 編輯 ]

jason_lin

Altera lib裡有一個buffer cell叫LCELL,可以拿來用,約Delay 2ns,看要Delay多少,一直串下去就好,可以試試哦^^

flashmaker

回復 8# jason_lin

$ C- F9 Z" |5 K4 u' b) ~
4 w, y% b, n+ Z: F8 E: b! l    受教了~謝謝!!
* n# P. H& t6 g% P    大家經驗都好豐富~

pompom7788

感謝大大分享的資訊
  q# B; E5 b5 f& p
; b" v3 L$ q/ d; k/ ^" l) h3Q~~~~~~~~~~~~

syuan08

- o1 ?/ _) b1 k4 |; y! z感謝大大分享的資訊
# X0 R/ V, A5 l. b. ~
3Q~~~~~~~~~~~~

HsuanChihCh@FB

如果要做串接的話需要將電路KEEP住喔!
不然板子會自動將電路做優化~
3 ~) H, s  X1 `5 E. c  A串再多都沒用!

林阿呆呆

如果是純verilog code設計 就加delay
如果是後面合成 cbdk有delay cell可用

ylkmbkie

感謝大家的分享
剛好也想找解法