詢問Calibre的LVS如何判斷layout中MOS的D和S呢?

icekao

最近在跑layout的LVS時
6 \. v; z& M* J( E3 h* }2 W6 q' f軟體總是會將我的MOS的D和S判斷相反所以netlist接腳都會發生錯誤
不知道他的判斷依據是什麼呢?
0 u/ L! v3 F( G2 b/ E試看高低電位呢?或者其他
另外...LVS自己抓到的MOS接腳明顯和我畫的layout接腳不一致應該要如何解決呢?
" p6 |6 @/ v9 r3 @8 c, H! eLVS除錯真的是門高深的學問呀
( E7 O( k0 c! h: Z7 T請各位大大幫忙解惑了
感激不盡呀....

lyj65102897

我觉得Calibre是不会判断错误你的D和S的，因为MOS管的D和S可以互换吧
肯定是layout的线接错了
9 Z9 x3 [* [) l+ ^! y- [9 C3 e我以前也经常以为是Calibre认错了
' F7 U9 H" O4 g9 @; ~结果都是我的线连错了
9 B. \/ {( Z) P  L我觉得Calibre认定D和S是从layout的连接上来判断的

henk_zxd

樓上說的是對的，Calibre是根據layout的連綫來判斷D和S的。
  [* M; s* _& A0 T. D5 X0 n# z應該仔細檢查一下自己的連綫是不是有問題。

icekao

layout中是否有哪些技巧可以避免LVS抓錯接點呀
像我layout中明明已經接到VSS去了但是LVS又抓到接點為VSS2去了

12345

可以,像非對稱MOS(12V以上會有),S和D是長不一樣,那只是看LVS COMMAND FILE怎寫,蓋個DUMMY層,還是可認出,有的RF的MOS在PDK有的有蓋dummy來區分,S和D

arthur03226

原帖由 icekao 於 2008-7-14 02:47 PM 發表
layout中是否有哪些技巧可以避免LVS抓錯接點呀
1 Y3 f; J3 f0 B/ A0 ?7 U像我layout中明明已經接到VSS去了但是LVS又抓到接點為VSS2去了

+ H; w, ^8 @3 T/ U+ H+ H. L: k& W

套一句以前老前輩所說的一句名言，電腦是不會出錯的，有錯一定是你錯。
1 T. |# C* a" _$ G( Q你先檢查你VSS是不是跟VSS2 short了，比較實際。
psub layer蓋了沒?

sergio

  

  R, ?$ \; d2 H我個人也是認為 D S 的分別是由 CONTECT 去區分
你在去CHECK 你的CONTEC 囉
1 H  F- p. J* Y3 MLVS REPORT CHECK 順序 :
  E' Q2 ?' ?. ^9 j8 z2 e1 SFOTCKECK
" b7 L% H2 S0 F$ u2. short Report
! \# c! K3 o# r1 r- e3.LVS Report
這樣順序解完.....我想你的LVS笑臉就會浮現ㄌ...ㄏㄏ

dickafaf

我也認為是你的接線錯誤...
" t$ r$ D' X* t5 v! A  Z讓LVS認諎了....

; o/ l9 ^0 I. s% s9 J* B所以你要查一下電路...

icekao

小弟經過各位的建議..
/ Q' ~# E6 V( K6 ^2 D5 X9 H逐一修正後..
終於跑出那可愛燦爛的笑臉了...
% G( q, ^3 \1 S) U! K, x2 p非常感謝大家