關於雙保護環(double guard rings)煩請高手解答

aslf

我目前在青輔會受訓非本科或相關科系學生,日前去面試時被問倒了...面試官問我一個問題要圍雙 guard ring 的用意在哪裡?假設一個Pmos已經圍了一層N GUARD RING那外面一層要圍N還是P GUARD RING？假設是圍ｐGUARD RING　那工作原理是什麼?＞＞＞這題應該是我不夠努力∼所以我回答不出來,我只知道單層的GUARD RING
$ _4 M% R2 w4 m8 a6 y6 c5 i以及放DUMMY的用意是什麼？我的回答是：防止過度蝕刻,當做備品用　但是面試官一直問我還有呢？還有呢？然後跟我說：你準備的不夠....但是我查了一些資料,大部分都是說這些,難道還有其他功用嗎？希望高手能幫幫忙,謝謝

Luby

我在之前的公司有lay過double guard rings,內圍是用PTHIN guard rings,外圍是用
$ w6 k3 _9 ]2 v% ZNwell+NTHIN(甜甜圈結構).主要就是用來防止noise,那時是圍在Oscillator外圍.

( E! ?! A' ^7 a% UDummy的話,不知道你指的是那部份?? 引述一篇paper " SmartExtract:Accurate Capacitance
Extraction for SOC", 這裡提到的dummy是指layout完成後,在每層layer空曠處,補上同一layer
! ]! Y. w. K- w, Hdummy, 為的是在CMP process時,有較佳的均勻性:
6 {7 t- \- R' ]6 J3 o" c2 WDummy(or fill) metal is introduced in the interconnect process flow to enable uniform
8 Q, p# m7 j7 _4 r! u* o2 Z thickness control in the CMP process. Dummy metal needs to be treated as floating metal
unless it is intentionally connected to a constant potential. Floating dummy metal
essentially acts as a capacitance divider.
另外有一種dummy, 之前我在做analog layout時,會在需做match的mos旁,故意lay半顆或整顆
mos,除了你寫的那些原因,我想是因為實體mos的邊緣不見得是像layout般的四方形(what you draw is not what you get),可能是梯形或不規則多邊形,製程上很難做到如此完美,所以為了確保
  \$ u4 a7 c: M" n8 L' H主要的mos的完整性及對稱性,在mos旁再多加dummy mos(不要讓主要mos成為最邊緣的部
/ d! ]. w, t6 T$ o: j; T; N3 r份).以上是我自己的想法,歡迎各位先進指教

trustrain

我不常畫layout，就我知到來講...
2 Q2 j  {7 G3 j: l9 ~  n- M7 N- bDUMMY最常用功用就是你說的那樣，或是用來match(Pmos接GND，Nmos接VDD)
' l) n$ _- a, J" @GuardRing主要作用防止雜訊干擾、latch up(圍上後newll及psubstrate上的阻值會變小)
5 }" i3 F4 b) U+ `* ^9 G" {第二圈的話就選與第一圈相對的type...主要好像也是防止雜訊干擾
$ T1 A( P5 R$ ?5 p4 m因為畫了第二圈，此區MOS與另外一區MOS間的距離增加，干擾就會較少

arthur03226

會加double guardring應該是要防止latch up 發生。
# g; ]; Q1 C4 s$ V! {, _一般會加再whole chip  OR  敏感線路的外圍，
% L5 T' ~1 C) w' e2 i* U: F% S至於您提問的問題Pmos已有一圈N那如果造再加一圈應該是P or N?
2 ?! ~! s1 s1 b* a7 |& U/ p# e答案是P
; r8 E# [+ g8 x* ?5 h- R  @; n你所問的那個情況應該是ESD proetcion吧?
) ~6 s" w" x9 |1 }& V
8 N. c6 r6 }9 P! p8 T至於原理~~~~~
7 {) _  V, u2 u3 L: x7 R+ p4 |( p他叫做(Pseudo Collector)
) o6 R. f. S- D3 D他是要降低等效latch up線路的集極電阻所以....有點忘了。
反正等效起來第2圈ring會剛好是並連許多集極。
這可能要去查一些paper了。
8 Q9 N& o- \2 g; {7 F2 F, o# b2 N
2 ]7 d9 i) F9 c( H* w9 Z
至於dummy 就是你所回答的那樣，面試官那麼厲害，叫他講出另一套作用來。
他只想考倒你而已。

[ 本帖最後由 arthur03226 於 2008-5-14 10:47 AM 編輯 ]

sparkorange

說錯請指正，除了過度蝕刻之外，可以順便預防 LOD 效應嗎 ?