關於如何在FPGA上實現multi-phase clock

小人發

各位大大好,這是我在本論壇的第一問

3 V0 _" n3 [- x9 U7 b; c問題就是,假設在FPGA上可以實現到256M的頻率
那我如果要使用multi-phase的方法,利用這個256M的頻率
0 P8 W2 n, n6 L4 f1 s來產生256個1M的多相位頻率,在verilog上要如何表示
有人可以給我ㄧ些意見跟想法嗎?? 感謝

winslow

最簡單的方式，就是看你使用的是哪一型的FPGA，再利用它內建的FUNCTION來做就好了。

kevin

我來設計一下,
reg [255:0] delay_line;
! c3 D; k& R/ Salways @(posedge reset or posedge CLK256M)
begin
    if (reset) // clear condition
        delay_line = 256'b0000................000001; //最後的bit=1
    else begin
        // left rotate one bit
: M3 s: L% i; ~0 l( n' i7 t$ p        delay_line = {delay_line[254: 0],delay_line[255]};
% Y3 @7 h: l0 L7 Uend
/ G$ h3 ^; a  `; B3 s+ v. L3 Q& @
" K! ]8 U9 n  }' Z) }2 B" rdelay_line[0]...delay_line[255]即為256 multi-phase outputs.
可以的話,回覆一下.THX.

小人發

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# a9 M, V# r0 a) g  S" \4 q! T* v9 {
謝謝你的指導,我在把板子摸熟一點再試看看
6 |  L; s: K5 K: @  |- \% F
: p% _8 M! t4 c1 c5 D  `回復 3# 的帖子

3 e1 n# q$ g% {/ H' }我大概看懂你的code,用ROTATE的功能來造成相位差
0 n3 Q3 d3 i2 K這個寫法好像也可以再改看看
先謝謝你唷.....有結果在跟各位報告