[問題]關於某篇文章設計capless LDO 的 PMOS

jeff710203

各位先進們
. T  x0 m, C. j& ^( y' @/ i7 Y                                                                                
9 T8 `4 A4 H4 S: u/ N  z% Q  C請問有誰拜讀過Robert J. Milliken 在 IEEE Transaction on circuit and system
                                                                                
在2007年"Full on-chip CMOS Low-Dropout Voltage Regulator"，在文章的後面Table3
                                                                                
+ l. }7 z  v( n; A/ x. A提到pass transistor 設計的尺寸W/L=40000 且只要流過10uA就可以得到Gmp=3.2mA/V
                                                                                
以及CGS=100pF CGD=26pF ‧我是使用hspice模擬單顆電晶體，發現至少需要Id=100uA
; h5 P+ z( J, I, @: ^! @% Z                                                                                
1 M# \/ y4 w9 H( _7 P, `以上的電流才可以得到Gmp=mV/A等級的大小，還是我誤解他的意思，請各位先進指教一下
& @7 L) j, o9 L' a4 R- J# r                                                                                
感謝

jackrabbit

跟bias條件有關
% z0 P; `3 C- h' MW/L=40000, Id=10uA, PMOS是bias在weak inversion
+ d$ y/ o/ c4 Q% }  Agm 本來就大
. q7 s8 ^1 D5 `# J3 [- ^* ^3 ~/ k" r7 y至於模擬的方式, PMOS source 接3V, drain 接2.8V
0 a+ @3 y$ t8 p/ x+ h6 E掃gate電壓看電流, 找Id=10uA下的gm
3 f" z! a! n$ V( f; j. c( ~' r6 j前提是你的spice model 有cover weak inversion (通常不太準~)

finster

這幾年的cap-less LDO走向運用adaptive biasing or dynamic biasing的研究方向
6 ~# P: x; Q$ n* I) L1 [2007年那篇算是比較早期的作法了
且如同jackrabbit所言,PMOS's size那麼大又要能有那麼高的gm,確實是要在weak inversion,而且,那也要看Foundry所提供的device model是否夠精準,我前陣子在作cap-less LDO時,就曾發現用SPICE model和用Spectre model跑出來的結果差異甚大
% z' A1 z: G" D8 W後來仔細追究,發現是

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laasong

來看一看
) \" e8 f9 N8 X* v# f* M/ Tcapless ldo真的需要考慮更多的是  補償  voltage drop
, S' E3 b! l# A傳統作法都是還會在layout有空間的地方塞一堆電容
比較新的作法本身是還沒試過  畢竟  公司要的是做出來的時間而不是讓你慢慢研究阿QQ

finster

現在的cap-less LDO走的是low quiescent current的error amplifier
( ~: b, y" e0 p9 P7 U/ C; O; J以前,error amplifier的quiescent current可能是20uA~40uA不等,但現在卻是要求要在低於10uA以下,甚至在某些condition下要在0.1uA下
- ^# }- f9 l( X$ O
8 U0 k' _- ~" E以前會覺得不合理,但,現在競爭對手都做出來了,相對的就會被要求朝此規格去設計,畢竟公司出錢請你,如果你又拿不出相對等的成績出來,想當然爾結果也可預想
這是RD的宿命

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hoodlum

cap-less, low quiescent current 有時跟要能快速response output voltage
0 t8 q* ]9 G8 kdrop 同時滿足, 直接想還挺困難, 上來看看是否各位大大有獨到見解
4 Z% L) `) y; }2 E  \! z可以學習一下

augusta

學 習 一 下

engineer

又要馬兒好，又要馬兒不吃草，IC設計很多時候都要做『trade-off』。

casper1983

最近有一些需求，需要用到capless ldo，來參予討論一下

大澤@FB

感謝分享。我來研究研究一下

何建頫@FB

感謝大大們的討論
小弟來研究一下

martinlin1688

最近正研讀這類電路,還不清楚設計考量

Juneje

4 v; v- b; i: ?( `Thanks for your sharing  It's a good reference for me.

shuangzi

感謝分享。A good topic to discussed.

shuangzi

大大見解獨到, Thank you
: V1 n  S+ C0 [/ i- v4 {  V7 i
, `5 N" K0 x) `# {( ~0 L

t3269713

最近讀這篇也有一堆問題
% X) f9 ~4 [) P0 }極零點分析 和 電路的動作原理都有不清楚的地方

mky95361

想看一下隱藏內容                     

andy2000a

  看下  是 發現如何 設計  capless  LDO

. ?$ d2 Y* U1 {: z3 W

lin7237226

感謝分享~~

vindiesl2000

想看一下隱藏內容;感謝分享;感謝參與討論,謝謝
2 T) r+ o$ I3 u2 A