LDO電路paper看到的一些問題！

ziv0819

& _) Z9 W) j: e7 I1 N6 R" D, X" r
這部份是說明esr補償的部份！
有些東西我看不懂想請問各位大大！感謝！
The incomplete pole-zero cancellation may
7 n/ d" I) v! z7 ~, vlead to instability of the LDO in the worst condition. Small
pole-zero frequency mismatch within the unity-gain frequency
# J  I! H/ I1 n3 W! |" A; o5 Gcan  degrade  the  quasi-linear  transient  settling  behavior  [6],
7 z) o9 x$ \! m& Q  K! G: }0 }: C[7] of the LDO upon load switching. Even worse, if the ESR
$ D+ N# R8 w1 F% N9 Rzero  approach  is  adopted,  the  resistor  leads  to  large  output
' a# X1 Z5 `( Rovershoots and undershoots during massive load-current step
5 D3 q% V3 s8 l2 H6 ochanges especially when a low-value output capacitor of
& o, g( n# j6 L+ U- u- d. lmicro-farad range is used.
9 d% i+ H& |) S# \
& C% R( l$ N9 k* Q8 e" g- \我自已想這段話大楖是說明
' O( G# Q% ^/ Y) E1 k若是esr補償點跑掉的話
在esr電容較小的情況下~
輸出的暫態電壓反而會因為esr補償的電阻而產生大的跳動
9 a7 L" Y7 B8 _(overshoots and undershoots指的是跳動吧？？)
不知道這樣是不是正確的意思？？
另外紅色字體部份有大大可以幫我翻譯一下嗎？？
) I4 n/ E5 J% I6 r/ s不太懂紅色字體正確的含義是什麼？？感恩！

: b8 V; }' B5 d( }另外想問一下~如果本文真的是我想的這樣的話！
/ H' |* b& S! B& Y4 k有大大可以告訴我為什麼esr電阻會讓跳動變大嗎？
是否有paper在說明這個部份的原理？
; D; k( A' O, v& Y/ d! n2 w: t! z這個現象有什麼特殊的名詞嗎？？謝謝！

billlin

是指一般設計者會用一個zero去抵消一個pole,而使PhaseMargin變足夠,
( f+ x9 w0 [- U! f$ |但如果這個pole與zero都是在unity-gain-freq內的話(一般設計情況都是這樣),
由於zero不可能跟pole很精確的抵銷,
3 n3 y) S- r; |* _所以會造成pole-zero doublet,(有量化的公式,可以goolge)
這樣會使Transient time變長,
即使設計的LDO單位頻寬是很寬的.
令一個是ESR zero在Load transient時.會造成壓降與呀昇
可參考attatched file

ziv0819

原來有這麼多東西是我還不懂的！
& b$ S8 x" S. J9 ?. `5 |看來還需要再多多找尋這些東西的相關data
/ Y0 @# T; h" Q. F另外~大大所提的ESR zero在Load transient時.會造成壓降與壓昇
是在講義的第幾頁？？感謝您!!

billlin

想像一個電容上面串一個ESR電阻再到LDO的輸出端的情況下
& V; V3 U  S0 ~* l; N當LDO要由輕載到重載時時,LDO因為頻寬的關係沒辦法立刻反應並提供電流給負載
/ }0 \' R+ L, u這段時間,將由電容提供電流給負載,若電容有ESR的話,電容電流先流出ESR電阻
# e/ ^; E) a) U, ]! l5 {4 @再流到負載,此時ESR電阻會有一個壓降. V=I(load)XESR.輸出端電壓將由原來
的電壓,降一個V.
當LDO由重載到輕載時,LDO因為頻寬的關係沒辦法立刻反應並不要提供電流給負載
  C$ _- r9 o2 p. w/ \這段時間,LDO電流將流到電容,給電容充電,若電容有ESR的話,電流先流進ESR電阻
再流入電容,此時ESR電阻會有一個壓昇. V=I(load)XESR,輸出端電壓將由原來
的電壓,昇一個V.
這個大蓋就是attatched file裡面的Vesr電壓的來由

ziv0819

哇~~太清楚了~這樣一講我就有了解了！
" [) ]! G7 F* F" |% D感謝大大的幫忙！
/ ?( L  S/ ^. w6 m這樣我省了好多時間喔！
果然給會的人一點就通~
自己查資料需要比較多的時間！

stevenyng88

最近也正在考慮作LDO，不知發展為何?

ziv0819

你指的發展若是指個人研究這個題目對未來發展的話
我可以說這是很好的類比電路的題目
7 l3 \2 ^: B4 K8 x. _' W- O9 w) b" _目前ldo的重點我覺的是補償的方式
( [$ d  K5 f* V8 {: ]7 F; f0 R' @所以若補償方式都很上手的話
; a- J$ b9 y" r5 L: Y未來轉其它的類比電路都會很容易就可以上手！
2 q. E+ H1 O5 S( W有錯請指教！謝謝！

tepiwang

學習 學習  !!!!
粉多東西都給他忘記了, 趁這個機會給他複習一下 !!

popfly51

很不错，学习了。。。。

xu_qicheng

学习学习 灰常的谢谢了

robin0338

感謝  學習了!!資料也很好

shafon

不錯的思考...學到新東西  
謝謝...

tq01qaz

下來看看，
2 N9 a, n5 J$ t+ G不知可以不

sachiel

很棒的資訊，感謝分享

hoodlum

6 K9 |5 ?' v; d* B1 e: a有關pole-zero doublet 跟系統暫態行為的分析
5 ~0 i! g0 h7 W附檔中的文件有不錯的說明
' f# }2 |) z7 t( P大意是說若這個double的位置在高頻
0 c, a: p* a5 ~. `4 n. ~# D則暫態時間較短, 但會有較大的voltage error
9 m( B/ i- v8 F" A若這個doublet 的位置在低頻
則暫態時間長, 但其voltage error 會比較小

Jei

最近也在看這篇，學習學習!

shennShen@G

高手雲集,學習中!!
希望自己也能早點弄熟

engineer

哈哈，這個討論串讓偶獲益良多，甘溫啦！

grant7163

感謝大大分享喔!
2 F2 K( q. n1 g9 F# H感謝大大分享喔!