verilog 寫有限狀態機的問題

michael6172

各位大大

我使用的是ISE 11.1版，在寫有限狀態機的時候，沒有把所有的狀態寫完，

例如，用4bit共16個狀態，我只用到10個狀態，所以就寫10個狀態，
$ U; Y5 \8 a! K! y
7 r! {3 b$ P: r) l; K& M$ u: R  E! `最後有加上default，這樣的方式寫RTL simulation 的結果是正確的，

6 g) M0 l3 T/ W5 b' m但是，pose-route simulation 的結果就會有錯誤。
& d$ I" H9 p2 T& N% r# @6 D
6 j3 m  x+ m0 S9 ?: s. }不曉得有沒有大大遇到相同的問題，那都是怎麼解決的?

7 N/ {0 n4 R1 O- W7 T麻煩各位大大分享一下
8 K$ P0 o1 X+ z: C0 G% m, F* A
謝謝

russell

哈囉! 我發訊息給你囉!

! ?- P5 H; h, Z' t  ^8 @& }需要更多的info. 來幫您解決喔!

4 a# M: Q8 N6 z' J' ~russell0916@gmail.com

ishoni

有沒有加上這句呢?

5 h) U$ a$ q! ?) `% R% v2 E"synopsys full_case parallel_case"

幫助描述你的case status...

有一篇文章在討論這個:

' @- L( Y; T& D; ]2 _5 U7 x5 _kunalvyas.com/Documents/fullcase%20and%20parallel%20case.pdf

johndoedie

回復 1# michael6172
" O% l$ K( M. c6 _2 {* |
會這樣通常是RTL model的方式不正確導致合成後產生latch，但沒看到code&你也沒詳細描述是怎樣的錯誤，很難找出問題

另外model FSM時，個人習慣分成3個always block:

   1. sequential logic part for state assign
, [" y4 \6 O7 R9 i6 U   2. combinational logic part for state transition
   3. combinational logic part for control signals

) g- R" Q5 q6 X" j這樣做的好處是可以讓合成器確切的合出FSM，另外閱讀時也可以很清楚的掌握狀態的改變和每個狀態所要做的事，debug的時候比較方便，希望對你有幫助，FYI。

thjan65

樓上建議都是對的.
4 ^$ ^7 h* L, e% ]5 ^但是等project 大了, 或是時間趕, 根本懶得 把 sequential & combinational 分開寫.
* d0 v$ N3 _: ~* K; B
總言之, 沒看到code, 無法幫您找問題.

superyoure

還是要把code貼出來大家才可以幫你抓問題
不然這樣的描述太籠統了