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樓主 |
發表於 2009-10-6 16:36:57
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Ports: VDD VSS RESET_SHIFT CLOCK Q[1] Q[29] Q[27] Q[0] Q[26] Q[30] Q[6] Q[2] Q[23]8 ~& S( U& z# b8 A [
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% A* w+ g0 n+ Z' H里面不match的port N2在schematic上是内部连线,而layout上把它认成了port。" s1 H: {) Z, C( ^2 e! t
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这个block是一个大block里面的一个小block,大的block在做LVS时也遇到了内部连线被认成外部port的问题,造成大的block的layout有几千个port,而schematic只有几十个。有大大说是block被flatten了,小弟把从encounter得到的GDS文件导入到Cadence Virtuoso时,生成的Hierarchy Listing显示中间的层次都没有体现出来。所以我觉得可能是在encounter里面做layout时候block被flatten了,但是小弟基本上都是按tutorial来做的,不知道哪个地方设错了,导致flatten?
7 O( V, U; l: N, ]3 \9 n' m0 m3 G+ o8 c1 C
小弟刚接触数字后端不久,分析难免出错,不知道是不是其他原因导致,希望各位大大指点,小弟感激不尽! |
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