Delta Sigma 問題

kuohsi

最近設計2-nd order Delta-Sigma ADC,已經Hspice階段，
! w( R) V, g/ S+ T, B5 x2 V' ?! M但是最後FFT結果卻不如預期，noise floor很高，
Behavior model 可達到130dB
請問有什麼建議嗎?
(OPA gain = 70dB, OSR=2048, BW=50Hz)
' a8 j( ^- o) O. R/ b& p! Y
[ 本帖最後由 kuohsi 於 2009-6-10 10:21 AM 編輯 ]

kokokiki

請問你的delta sigma是類比or數位端,
ADC or DAC or digital delta sigma
若為類比,且為不連續,應該無法使用hspice算出noise floor,
若是數位輸出端,可以使用數位輸出來算.

kuohsi

我的是ADC modulator直接輸出, 也就是比較器的輸出直接做FFT
/ j: M$ L) r9 ~* f$ b  [% G所以不知kokokiki大您說的這樣是類比還是數位輸出?
6 ?* d; ~, M, p$ c另外，noise floor 是我直接目測估算的。

kokokiki

sorry!,
你的結果應該數位輸出端的結果,
要利用noise cascade的公式算analog前端有供獻多少noise,但你的simulation op-gain-70dB 得-106dB看起來是不合理,
2 T' A5 M# r1 i, a; M, K實際上可能更差,用hspice做simulation不可能將元件的noise計算進去,看起來你的simulation的結果只有opa的好壞影響結果.
7 D: _( T) M2 T# g/ M5 x如果改善opa應該可逼進其理想的結果,但其元件的noise並沒有計算進入,會導致其結果會非常的差,所以delta-sigma的每級的gain-plan關係到noise-plan,所以在整個理論設計就要實際去考量device-noise的存在.

kuohsi

謝謝kokokiki大：
( ~: P1 _+ q  S1 V0 ?$ y/ P另外問一下switched-capacitor電路，
要如何改善charge injection, clock feed-through等問題，
. W4 T/ b' o$ _* I書上只寫用non-overlap的clock改善，
但還有其他方法嗎?

lynker

差分結構會改善charge injection，clock feed-through
再就是下極板採樣+non-overlap clock
另外注意採樣電容所帶來的熱雜訊
! a( ?# Z4 x# ?; y若是用作電能計量應注意1/f雜訊的抑制

kokokiki

使用full-differential的架構並注意layout的對稱,將switch的ron及雜散電容調小及加dummy mos,可以改善charge injection,
clock feed-through可以使用non-overlap的clock改善或2-phase clok也可改善.

kuohsi

請問kokokiki ,將switch的ron及雜散電容調小
* `1 f* T+ [7 h$ ^* U5 F是加大開關的寬度嗎?
可是WIDTH加大ron降低，但是雜散電容要如何降低?
感謝

kokokiki

對Y,mos W上升,雜散電容也上升,但是有方法,那就是要你看對mos基礎的了解,
! X# U& ]8 D0 p4 Z) i  M; m: @# C解法有很多....

chungming

hspice transient analysis 無法將noise加入考量
hspice 的.noise analysis也沒辦法做有switch period的分析 (況且很多fundry 並未將noise parameter 'AF & KF' 加入model card 中)
除非使用cadence spectreRF 的PSS + PAD analysis 那又是很麻煩的事了....
1 h3 C+ A. O) @7 S7 @. b通常分析noise方式都是大致用input的cap 去計算thermal noise ~  KT/C  
; x7 V) f' V3 o8 u5 ~3 p4 n6 x+ ]charge injection是用nonoverlap 去解決阿.  有什麼問題嗎?還是你感覺這方式有缺陷嗎?

3 Z; D3 d* ]/ h+ Lnoise floor 計算可以用你的數位訊號取psd  再積分頻率範圍得到power值  取10log才是你真正的noise floor值
' ~" p4 e3 r8 E5 n& t( K# N5 X當然還要注意psd是single side band還是double side band,  spectre 是double side band 所以積分完的power還要多乘2
/ V9 y3 O6 n% t! ?( M; q, L6 h算psd也是有技巧的,http://www.scribd.com/doc/2414951/ADC-Testing-Methods
以前碩班有用過,有無遵循訊號和clock間的規則會導致結果好壞差相當多
不過看你的noise floor並不會很差阿.......我以前做的2階也跟你差不多勒.......

% u. A) }( ^# m4 t9 ^. U9 Jtransient 鎖模擬出的noise floor會高 主要原因是在各級sampling integrator的settling behavior上
& T( l4 v0 a& s( z! p# y舉例來說你要sampling的訊號是否在sampling clock結束前就setting好, 這和op的unit gain bandwidth有關.
* J3 w/ W" X! I5 h; Shold clock是否是你要的電壓值, 這和op的gain有關, op的output swing有無nonlinearity 等等 ....這方面有很多paper可以參考囉.
5 c: L! G- P2 J3 n! f  t) _介紹你一個相當不錯的工具:
! m  {" o, q6 @( R+ ghttp://www.mathworks.com/matlabcentral/fileexchange/7589

& L6 U% ?6 y. g9 p& F不錯的書:
http://www.amazon.com/Low-Voltag ... ref=pd_bxgy_b_img_a
http://www.amazon.com/Delta-Sigm ... ref=pd_bxgy_b_img_a
6 U6 _. _( V% J5 J2 l7 S& V8 khttp://www.amazon.com/High-Perfo ... ref=ntt_at_ep_dpi_1

kuohsi

感謝各位高手的回答，感激不盡
  G; D" M7 f1 p( E# z
想再問一個問題，
為何我輸入交流信號給delta-sigma ADC
2 |$ Y. Q3 t0 j" n看頻譜時諧波(HD3)很大，
是因為OPA non-liearity的關係嗎?

cking0720

原PO的圖，正確嗎?
我會提這個問題是因為:
你的bandwidth 50 Hz
請問你下.tran 跑多久?  這模擬應該會跑很久，而且檔案會很大唷
由你的圖看起來沒有noise shaping

然後 我覺得noise floor看起來怪怪的， 接近10Hz 是你的輸入訊號嗎?
還是說 那是FFT造成的，  如果那不是訊號， 看noise 並沒有意義
/ F1 }4 l$ G. }

這是我淺見~剛好最近也在STUDY這

chungming

看頻譜時諧波(HD3)很大
/ {% @$ n3 u3 A. j. A. }是因為OPA non-liearity的關係嗎?
+ F) U8 T% {4 w9 ~8 D. u0 F    有可能吧 ~ !
3 M) _1 D+ n9 C
7 H1 I, e# X8 s# i. t由你的圖看起來沒有noise shaping
) Y8 l5 G. M: d3 L3 u    應該是看的頻寬不夠吧, 不是log scale喔
/ n2 Z$ G) r9 ?- r1 F6 v
0 k$ y, V1 r$ F( j7 h& ?然後 我覺得noise floor看起來怪怪的， 接近10Hz 是你的輸入訊號嗎?
; z+ |. e) w2 C3 P, t還是說 那是FFT造成的，  如果那不是訊號， 看noise 並沒有意義
    低頻有可能是DC的平均訊號,傅立葉展開不是都有各DC項嗎?
    我也認同大大說的,沒有訊號只看noise是沒意義的,因為又看不到SNR or SNDR

kuohsi

各位高手好，我的輸入是DC值，使用的window=black時，表現的信號有3點，
所以10HZ附近(前3點)為信號頻率，
0 I: g2 V, l, H* F' f3 [8 v這個圖有noise shapping，我的fs=200kHz, BW=50Hz
2 G# U% v. [; M6 M8 o所以我把範圍拉到幾百Hz, 導致看起來好像沒有noise shapping！
9 t, ]1 O$ l' w6 @
最近大概知道問題點，但還是不能很肯定，
應該是switched-capacitor電路的開關大小的問題，
我把開關大小調小降低charge injection,效果有好一點，但還是不夠，
% l; y& L% E. Q( `# g3 ~1 F" `* ]請問大家SC電路的開關，設計時有什麼需要注意的嗎?