layout design的疑問...

averyer

各位前輩~
/ e& a+ f. d* E) E" L) \
  u" @1 s+ x3 l5 s/ I4 F: z+ e我目前手上有一io pad是廠商提供的,也有一份他們esd guideline, 不過我發現他們提供的io pad有一部份沒照esd guideline在畫...只有照一般layout design rule在畫...這樣esd不會有問題嗎?還是esd guideline只是參考?(不可能吧)我可以就照他提供的pad畫而不要參考esd rule嗎?

semico_ljj

esd guideline确实只是參考，可以根据需要适当变大或变小。

qetuo852

我是覺得只要注意 rule 裡有關 esd 裡的幾個點就可...
至於..如果還是不太確定的話
  u; ^: X) k7 b8 f可問問看廠商是否確定~
% j2 _+ ]1 P; @3 S# W
順便多學點東西
- L' c( _6 G" d+ Q7 q1 W+ b4 i互相學習，才有進步

CM168899

如果IO 一切layout 照esd guideline在畫
- i1 G" w. V0 ?, y& e你的產品就會比別人大
  S% a1 |5 \: pcost 就比別人高囉..................想想吧

腳踏

提供的是有驗證過
  C9 a7 |/ ?* b+ p9 B# ^  }/ r用下去
9 {: F$ p2 ~" h( X# o7 mrule 越小越好

ecalfs

ESD layout 是一門學問, 變化很大很多元, 其實本來就沒有的一定的標準
& U0 |9 i4 E) S. [2 l  v! bESD rule只是一種簡化的結果, 知道基本的rule即可,但勿被誤導窄化

pkjordan

有些是可以偷rule的
可以問問看廠商唷
. l' P& b  p% z, u( V- h, X! m順便學學他們是怎樣偷rule也不錯唷
2 a5 ~7 q* K  _3 E/ c1 X& [9 U共勉之

Davidy

ESD succesful or fail base on layout, design and process, you should consider above 3 items.

lin.weite

通常FAB所提供的esd guideline我們公司在Layout時也只是參考
  S9 }* Q: @3 |: R% s如果完全照guideline畫,那Chip Size就會很大囉!!

12345

原帖由 腳踏 於 2009-2-12 10:24 AM 發表
6 k: ^% x6 W4 P% S+ z0 |: _1 w提供的是有驗證過
用下去
rule 越小越好

正中
沒錯,他敢拿給你,就是驗證過,esd打不過,就叫fb場賠,不過不可能打不過,敢給你用就是OK的,用下去,真的是越小越好

cindyc

原帖由 12345 於 2009-5-24 02:46 AM 發表
- H  T) |. Y6 d) _9 A
/ X3 X; }; {& B$ U正中
8 `9 z6 c7 j6 I/ S1 N沒錯,他敢拿給你,就是驗證過,esd打不過,就叫fb場賠,不過不可能打不過,敢給你用就是OK的,用下去,真的是越小越好

以上說的都沒錯
$ u: ^3 Q3 G' h* a8 s  P$ l不過之前我待過的公司也有自己try的
當然啦 公司手上銀彈要充足囉
其實這就是經驗值啦

wangli1013

这里都是台湾的同胞？繁体字看不懂。。。郁闷

ceochu

繁体字看不懂的話
0 A4 i6 j3 R4 p- A- K, B可以使用Firefox的同文堂套件!
很方便的唷^^

lnxmj

厂家的esd rule都很保守，一般情况下不可能完全按照esd rule做。这就需要自己和公司仔细分析和实验了。

lethalkiss1

fab 给的都是保守值啦，  许多rule 还是要靠经验去积累和判断的~~~

cas

esd rule is reference for designer without esd simulation and test. in pratical design, tapeout-proofed esd io is ok