以verilog來實做JPEG2000的DWT部分

alias

如題，目前遇到幾個問題想要請教：
1 H9 e' |- t9 P: b' t6 H" y首先，架構用的是lifting scheme，如圖
, R: V0 D5 T$ P. i! m2 h0 {) B* I. k! L, E

6 E7 L' E4 H5 X  q6 x1 L第一個問題：
關於delay register的問題，如圖
. L* d3 [, s8 b& F& b
4 X( E3 X$ j, {+ j5 c2 \" K經過delay register的資料都會延遲一個時脈。
8 o& M8 v/ P- m( U- |要怎麼樣設計才能讓它呈現以下的順序：
in_even[3:0] | 1                | 2              | Delay register
% T  N& i0 u% C* r4 C1 J---------------------------------------
6 ?( B& B! J, {in_even[0]     in_even[0]                x   in_even[0]
in_even[1]     in_even[1]  in_even[0]  in_even[1]
in_even[2]     in_even[2]  in_even[1]  in_even[2]
in_even[3]     in_even[3]  in_even[2]  in_even[3]
in_even有4bit，依序輸入1bit，第2條路徑所收到的值會存在Delay register，延遲一個時脈之後再輸出
/ L1 b& I! e/ w4 W原本是用兩個D-FF來做，但是結果總是怪怪的.....
% N4 \% `5 L9 V/ E* }$ n: d
3 A* ?/ n& h; ?第二個問題：
想請教圖中的加法器與乘法器要怎麼實作。
3 |8 A3 i/ Y3 i9 y6 K4 K2 ]6 f我原本是使用以IEEE 754為標準的單精確度加法器與乘法器(32bits)，
/ p* l8 w7 ^/ R# ~但是總覺得怪怪的，畢竟輸入的資料也才8bits，分成奇偶之後各4bits，
: `, u+ D/ m0 P  [8 b如果以32bits的加法器與乘法器去跑，跑完資料量不就大增？


以上兩個問題，希望有實作過的人或是知道的高手指點一下

masonchung

1.你的 even /odd 觀念有誤
1 ~6 P* _$ l4 F2 l2.實做的加法/乘法器是要做有限精確度分析的

alias

可以請你再說明的清楚一點嗎？這樣子我看不是很懂你的意思...

masonchung

even /odd 都是8-bits
硬體實做對於程式浮點運算部份是要做精確度取捨