SDRAM/DDR PCB Layout怎麼做比較好

TK25

請問SDRAM (或DDR)在PCB layout(for 4 or 6 layer)上有那些layout準則須要注意
才可以得到最好的EMI或noise效果
8 g0 Z& m2 ~) R
目前已知的rule:
1. 走線等長
8 e2 M0 Q8 @  S2 O$ I) M   - 每一條走線(Ctrl/Addr/Data)嗎? 還是控制線就好(Ctrl or Ctrl+Addr)?
   - 等長的範圍為何? (100mil?)
1 J; W; @: T! O1 L+ e, T# d2. Clock加粗
4 X' V" Q/ z$ a3 Y/ n. X, B/ P. j, T   - 多粗? 是否不同頻率, 有不同的寬度規格?
3. Clock包地
   - 須要打VIA嗎? 如果要打VIA, 做得到等長嗎?
1 i$ t/ N( `  h( K- m
目前做了一片4 layer PCB
SDRAM clock=148MHz
; i! J) O/ ]9 K' [但整片PCB(包括ground)用頻普都可以量的到148MHz得倍頻
請大家提供一下意見

謝謝

jauylmz

這些東西，不是應該客戶或是Design 要設的 Constraint 嗎
這去問一下就可以知道的

masonchung

The drfferent SDR/DDR chip manufacturer has different constraint
2 |( Q3 F% Y/ O9 n6 K) c: @  bThis will be the critical design , please take care about it

華雲

另外提供兩點建議：
1.走線層面的規劃，不要有平行走線(串音干擾)
0 t5 A4 x- m% a1 R, N8 w2.Trace線有完整之參考層(完整的銅箔面)

qwertmn

1.DDR RAM上的速度很快，所以每條trace之間的差距不可超過50mil。
尤其是FSCLK+和FSCLK-之間的差距不可大於20mil。
2.除了FSCLK+和FSCLK-之間的TRACE是1:1(SPACE:TRACE WIDTH)，其他的必須是2:1
* [' Y: H8 x  G1 u6 ~. d. F- ^9 p3.所有TRACE的總長不可以超過2500mil。

* R2 O* N' P* ^+ I% a以上這樣解說不知道是否幫你解決呢?

september03

SDRAM 的Clock是single end. DDR 是Differential. 電壓也不一樣, 請問是那一種?
8 B7 ]" a8 \# w$ _0 d5 s5 M% z建議你用近場天線去量測是否是從 cpu的SDRAM clock帶出來的還是 cpu本身的memory controller.
8 T  c3 t8 Z' w9 d8 u: Q! F# J這樣比較容易下 solution.

semico_ljj

我也来学习一下

robertshen

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