charge pump 鎖相環電路LPF參數如何確定？

liangshangquan

我在設計一個charge pump 鎖相環電路，已經流片一次了。LPF電容采用外接。現在需要將LPF 電容改版，放在chip里面。現在遇到了一些問題，希望朋友們能幫助我下下。
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) t4 i# K8 p: Y5 K" t基本情況如下：
  K0 I7 g) M3 L& C6 v4 K: G) A1）0.35um的CMOS工艺
2) LPF是三阶的傳統結構，电容采用PIP电容，由于面积的限制，总的C的大小大概为1nF。
3) PLL的输入频率范围可以是6-160MHz之间变化的，输出频率范围是在96-400MHz范围变化的。
8 s$ y, d! I7 y6 E; ?4) VCO的输出有个分频模块，在環路內可以 實現 4、 8、 16、 32的分频控制。
! P# P( y7 p* {" j! i& R5 O
; x3 Q7 m) ]" l% J  e1 s% m) t- M經matlab計算和電路遇到的問題：
. U9 o# E4 f' K. q1）由于主滤波器的电容太小，我的LPF出来电压纹波很大，我早上算了下，由500多个ppm。多大的波紋是可以 容忍的？設計 時該如何減小呢？
2）电路做trans仿真，可以完成鉴频并且锁定。但是無法實現零相差，相位上总是反馈信号要超前參考信號一些。从charge pump的控制电平上看，总是在给LPF充电，可是总是充不到所要的电压上。這是什么原因，該如何解決呢？
0 C. N* i% V' ]$ `" S8 M5 j0 {3 {3） 根據如前的應用頻率，我的交叉頻率多大最為合理。可是如果是100－200K rad/s，主濾波器的電容無法做到nF 的數量級。

! I* }6 `0 |" N. N+ z4 K請高手為小女子指點迷津，謝謝

simenkid

1) 設計時通常是縮小您的迴路頻寬或是增加阻尼即可
2) 看不太懂您的意思.... 但我參您可以檢查一下充放電電流的匹配度
　鎖相不一定要0相差才是鎖相, 要看相位頻率偵測器的種類, 只要回授訊號與參考訊號之間有一固定相位差即可
, @3 K) s, ]- d　通常不是0相差可能來自電路本身些微延遲所造成的
8 f/ Y% `; Z7 I$ e0 `3) 看不懂"交叉頻率"是什麼意思, sorry

liangshangquan

不好意思，Eleen的一個PPT上寫的交叉頻率的概念，cross frequency。我的理解應該就是環路帶寬吧。
1 L  O, @, q5 X; `1 |4 {
% ]6 L; s; X  [4 f' f由于我的PLL 是PFD＋charge pump型的，如果我的LPF做得理想應該是可以做到相位鎖定的。

謝謝您的解答。

finster

PFD是Phase Frequency Detector的縮寫,亦即它可判斷PLL的input和output頻率的phase及頻率的誤差,進而反應到charge pump及LPF作出反應,然後再調整VCO
- W  w( g0 z) B! q( G) i一般而言,要作到相位鎖定和charge pump比較沒有關係,真正要留意的反而是PFD電路,因為PFD電路會有dead zone的問題,而這個會造成PLL的input和output頻率有一個相位誤差存在,如何改善PFD的dead zone,目前有好幾種架構都己經有發表在paper上了
$ @- F; I* A9 @! C再者,即使PFD電路是採用沒有dead zone的架構,在layout的安排上也要非常小心,如果其UP及DN的path不平均對稱的話,一樣也會造成相位差存在
% I' w$ ]* v& t$ c' r* }
; ^) }) D& `0 f: @如果你覺得你的ripple過大,那麼,我倒是建議你計算一下你的damping factor為多少?VCO的gain為多少?charge pump current又為多少?natural frequency又為多少?LPF的R及C1和C2又各為多少?
藉由這些值可以幫助你探究你的PLL究竟是那裡出問題,前三項數值是設計PLL很重要的參數,若照你所描述,應該是你的damping factor過小吧
再者,1nF的電容很大,我以前所設計過的PLL也從沒設計到這麼大的電容,150pF的電容己經幾乎是我的上限了,建議你重新檢視你PLL的各個block參數,我想,你的PLL應該沒有作最佳化的設計

liangshangquan

謝謝二位的熱情回復。
7 j) F% C) _+ O$ [0 L1 ?
; o9 N* x; h. Z我做了計算和仿真，我目前PLL 相位差始終存在和CP電流的匹配度影響似乎不是很大。

7 q; n# g* p; p1 y4 mfinster說的 cp電流可能回事重要的原因，但是應該如何確定呢？和 LPF中的 C1的大小關系大嗎？
, t& P* o2 A6 \+ r2 E
# r2 ~/ v1 k( T/ a* D/ r0 v還有版主說的“最佳化設計”該如何驗證和實現呢？

monkeybad

我覺得輸出clock和輸入clock存在相位差應該是正常的吧 輸出clock總是要經過一個counter除頻後才回授到PFD
" W( }9 a  n$ Q  L! s所以不可能達到0相位差 但是相位差只要是固定的就可以了
9 f% \4 @# d; s, U2 m/ R3 K在PFD兩端的clcok才有可能存在接近0相位差的clock吧

另外紋波電壓多大要看你的output clock的jitter能忍受多大 我覺得可以簡單的計算一下
就是 jitter=1/(紋波低電壓時VCO output頻率)-1/(紋波高電壓時VCO output頻率)
大概可以估計你的紋波是不是在能容忍的範圍
! |4 l( }8 Q( d1 @' c一般都是蠻小的啦 而且你的LPF電容用到1n了 超大的 所以紋波應該不會太大才對

假如紋波太大那最直接的方法就是降低CP的電流 增加LPF的電容 這樣紋波就變小囉
但是PLL鎖定時間會變慢
另外也要注意CP上下電流源有沒有相等
( R# b3 Z. U% o
要最佳化首先弄清楚 PLL各個參數之間的關係 可從PLL運作的model推導公式得知
4 ?$ @# H, ~9 M; y7 U1 w, k# J好康相報裡面有提到一些相關的設計文件 可以先參考一下
http://www.chip123.com/phpBB/viewthread.php?tid=8116&extra=page%3D4
8 a; x  W) ?5 @+ Y3 Z. p- q另外Razavi : Design of Analog CMOS Integrated Circuits 裡面也有講解可以參考一下
4 ]  n$ L" v6 A# {
9 {0 F5 S: ^7 R$ D4 E: l. `0 ?2 t! n[ 本帖最後由 monkeybad 於 2007-10-30 07:07 PM 編輯 ]

finster

PLL的設計有其數學式和相關的關係
) ]9 {3 k" Z# \2 X: D如我建議你計算一下你的damping factor為多少?VCO的gain為多少?charge pump current又為多少?natural frequency又為多少?LPF的R及C1和C2又各為多少?
因為這些都會影響著你所設計出來的PLL的performance,如果你都不知道不這參數所代表的函義為何,那所設計出來的PLL即使會動,其performance應該也不會太好
- c% |: ^% x& d' S0 W8 K/ _# V我上述所提的那些都在monkeybad大大所推薦的Razavi : Design of Analog CMOS Integrated Circuits中第15章有很詳細的介紹和公式推導,強烈建議你花點時間去看一下,我想,對於你設計PLL有很大的助益
節錄一下書中所提的:damping factor > 0.707
+ ^# x: |2 c( D" k0 E為何要使用二階R-C和三階R-C的理由書中有提,另外,兩個電容的大小比例為10~15倍,至於何者為大,何者為小,書上也有提
0 |' V0 |; ?& FVCO的gain會影響你PLL的jitter,如果沒有留意,那出來的PLL的jitter應該不會很好......
1 z7 B( U3 {, A) k- t這些,書上都有提

yoyo20701

喔~~講的蠻詳細的~~多謝謝大大講解~~讓我又上的一課~~謝謝
雖然我沒做過pLL~~看看也不錯ㄚ~~謝謝

ilovehorn

大大你好
3 N" ]4 U' L* j( k我剛看了一下Razavi的PLL部分
$ I2 w/ j: z: Y: e+ M# S+ e0 T- V你們提到的C1與C2是不是書中的Cp與C2呢
- e% [1 ~6 Q; A9 j$ r) S也就是LPF 還有抑制高頻雜訊的電容
" Y- R/ v! ^2 k, j5 Y  {我是類比新手
9 c. J" u8 f) u1 ^3 U還請大大解惑
謝謝
( f: ^$ v4 S+ h1 R& c& n6 A
[ 本帖最後由 ilovehorn 於 2007-12-14 10:50 AM 編輯 ]

finster

原帖由 ilovehorn 於 2007-12-14 10:47 AM 發表
" Q- N' Q6 S( f大大你好
+ m* z0 Y9 I% V% e1 V' G我剛看了一下Razavi的PLL部分
你們提到的C1與C2是不是書中的Cp與C2呢
+ H8 |/ _0 v% t3 n6 `( H也就是LPF 還有抑制高頻雜訊的電容
我是類比新手
1 B) }, T* o) V還請大大解惑
( |( z( b3 r1 n" }" y3 ]謝謝

% U  y& C! L2 |4 o. a& {, L
沒錯

fcchang

台大有個專做pll的教授叫劉深淵
他的講義裡關於這方面的介紹非常仔細
! s" o% x! f- U6 u( A0 @) N5 i設計上你的 c1、c2的比值，頻寬的大小
2 I" g* u6 J' f# K' c$ z8 t5 N" ?: h對所應的phase margin，damping factor
9 T% w9 l4 r3 L4 f通通算出來給你
不妨網上找一下
應該會很有幫助的

zhangxu2100cn

偶然发现这个论坛，发现真的不错，我还不是大牛，希望以后沃野能帮大家解决问题

quantum

根据反馈系统的一般原理来理解：
phase margin 大，则damping factor 大，ripple小，但settle time 长，
2 v: Z! I% K# K& ~0 ]+ ]1 jphase margin 小，则damping factor小，ripple 大，但settle time短。
7 N% N  P+ F7 v
这样理解妥当吗，呼唤大大解答！