關於Verilog寫法如何寫一個buffer

celadon

抱歉..我剛學verilog..
請問在寫behavioral model時，一個buffer的功能可以用latch的方式來寫嗎?
' g& {- l$ o, R( ^3 l! @5 Y
. m( `6 t# c( ^7 [$ B: B+ y[ 本帖最後由 celadon 於 2008-8-18 03:36 PM 編輯 ]

jerryyao

如果不是latch base的design不要用latch，你要的答案可能為：
, ?$ p, V, G! N( S. F  u0 `- Hmodule buffer(
( b5 i, S0 l4 R) \) Kinput I,
3 m6 w$ K' u$ _( B4 ?$ y6 U4 Eoutput O
);
  assign O = I;
2 M7 d" c) ]2 _! r5 h% pendmodule

jungswee

二樓說的很對，樓主還是好好學學基礎知識吧。這個很簡單的~~~~

treebug

再加個 #(delay), 會比較真實點, 或者是直接CALL vendor所提供的BUFFER LIB.

gto10620

讓他反向再反向 0→1→0
+ m$ e  W* L6 P  U) n' K
2樓大哥說的也行.................

allan0915

恩
" ?7 p- V: ?* Y, G: p5 |這個很簡單
. g' R) C" \# k) X! I書上都有~~也有一堆資料~~~多多學習&&

kosenmagic

真的使用BUFFER的話，2樓大大那各就是 4樓大大還可以實現合成之後的延遲
這樣可以再合成後看到一各
% S5 E0 E$ F2 S# w) H, Y" x3 a不然你寫成LATCH也形
' B: V. u1 m2 |如果只是確認延遲狀態而加BUFFER
你乾脆加各延遲比較快 又不會增加design 的gate

[ 本帖最後由 kosenmagic 於 2008-12-16 11:37 AM 編輯 ]

jason_lin

Altera lib裡有一個buffer cell叫LCELL,可以拿來用,約Delay 2ns,看要Delay多少,一直串下去就好,可以試試哦^^

flashmaker

回復 8# jason_lin
) h4 w! ^9 y" i! M
3 v7 O0 a. T! F# }1 P! }
    受教了~謝謝!!
    大家經驗都好豐富~

pompom7788

感謝大大分享的資訊

3Q~~~~~~~~~~~~

syuan08

) z3 \$ U3 [* t& j, X" }感謝大大分享的資訊

) d) F7 b, l3 ]- o3Q~~~~~~~~~~~~

HsuanChihCh@FB

如果要做串接的話需要將電路KEEP住喔!
不然板子會自動將電路做優化~
, v" Y9 [* a; q; A串再多都沒用!

林阿呆呆

如果是純verilog code設計 就加delay
如果是後面合成 cbdk有delay cell可用

ylkmbkie

感謝大家的分享
剛好也想找解法