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Chip123 科技應用創新平台»論壇 › Chip1 -- 基礎元件 › FPGA/CPLD/ASIC討論區 › QUARTUS II是否有正緣觸發的元件??
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[問題求助] QUARTUS II是否有正緣觸發的元件??

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1#
發表於 2008-12-14 12:30:07 | 只看該作者 回帖獎勵 |倒序瀏覽 |閱讀模式
在Block Diagram的模式下0 X5 A/ x7 R9 i5 l3 {
如果我輸入一個方波,而輸出想要得到正緣觸發的波型...
( S% i8 h, L0 d" g0 f+ k請問有元件可以辦到這個嗎??
4 ^6 X7 A7 _7 T# x
! Y4 \" z# v; }1 b5 G' s" M我是有設計一個電路
" p% |0 T. k' u' ?3 ^$ C
# q; b9 K  c) G- {: I& Z6 v3 g3 b但是此電路的DATA輸入頻率如果比CLK還快的話,就會失效....; z4 T" C' m5 G9 H0 i" v2 B
所以我想請問各位有沒有單純是正緣觸發的元件..
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2#
發表於 2008-12-14 14:41:14 | 只看該作者
電路的DATA輸入頻率比CLK還快 這是設計的問題 不是元件的問題
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3#
 樓主| 發表於 2008-12-14 17:24:06 | 只看該作者
我算是初學者,設計上的經驗還不夠,以上是目前我所能想到的電路....; {6 h# J. U2 o5 J
因為我找不到只有單純正緣觸發的元件..' ]. Y( R; [9 L; |: x: a
不知道QUARTUS II是否有這項元件可以使用...
6 e2 p7 x9 F7 J: u! v# p
1 d+ j# j1 F- v: L; p) _6 j請各位幫幫小弟我這初學者...
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4#
發表於 2008-12-14 17:47:25 | 只看該作者
Quartus II當然有這個元件,用線路圖Design時,打開Sambol list,在primiives裡的storage裡面有個dff元件,這就是了呀^^
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5#
 樓主| 發表於 2008-12-15 01:12:08 | 只看該作者
) _6 @  K, f( w* t, M% q

/ [2 H( i6 A1 v* N以上是我直接對DATA及OUT做手動設定的.....我要的感覺是這樣- ]8 G- D( `8 V5 T* S/ r* i
DATA是輸入,然後OUT是輸出,DATA在正緣的時候,直接輸出一個PLUSE,其他狀況則是低態% B& C! Z8 l, @$ e# `7 ?

1 r7 e8 m. {5 c" m) |" V這個D型正反器有辦法做到嗎??
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6#
發表於 2008-12-15 10:03:49 | 只看該作者
基本上不管是哪一個軟體,根本沒這種元件,如果要這種元件,要自己設計.
  ~8 U6 w) D2 r+ i- NPLUSE的寬度最好用一個clk去做,做成同步訊號,如果用gate 做delay去做,會比較危險!: k0 f4 C: F6 G! f/ C* k
加上你的圖怎麼沒clk訊號?只有DATA跟out1?
7 L8 S, |6 ~5 R. n- IData是clk吧?
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addn
7#
發表於 2008-12-15 13:05:21 | 只看該作者
您好8 D& ~9 K- u: J2 p/ z& h
1.你的DATA 最小週期,OUT的脈波寬度的要求為何?9 C# H' r. d; X6 v9 K: E6 A7 Q
2.這功能,最簡單的跟本不須用到CPLD,FPGA,
$ G" U" J3 r. O; U- c  一個電容一個電阻兜成微分電路即可
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8#
 樓主| 發表於 2008-12-15 13:52:53 | 只看該作者
先謝謝各位之前的回答^^6 L+ y' k+ L, Y
但是我又發現到一個問題........9 T8 Y3 a' a! z$ t
- |8 k4 {! }8 @1 f7 m8 B
我在書上看到一種電路圖,應該是可以達成我要的目的才對
7 F, d" I; a0 l& C但實際上用TIME MODE模擬出來的卻完全沒效果,讓我感覺非常奇怪& Q5 ~0 ?8 A3 P# f+ {- K
以下: n+ Y( T% Z0 x. s% E- D
+ W$ f. E. c; ^2 M
& L* x4 [# U- N3 ?! ?- `- K- {

! ]" v; v, |4 g6 T" N: y
2 j! b$ {. M: X
$ D, b/ v' O) w9 _" E6 T1 v) W  t照理說用XOR的效果應該是 "1 0為1" "1 1和0 0為0": J2 W. ?" T9 y5 t- w
但是從模擬的結果顯示,卻沒有XOR的效果??/ F- K; X2 E; K
這是怎麼回事呢??
3 i8 D5 k- E7 c  {$ X% D; U6 S: O模擬跟實際硬體實驗會有差別嗎??
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9#
發表於 2008-12-18 22:09:42 | 只看該作者
Hi,
8 s8 `/ h  i  a6 ^: z, a2 _6 H2 [- d設計CPLD和FPGA跟設計IC不一樣,不是每個邏輯都可以自動做出來,因為軟體會最佳化掉你原本想設計的樣子.# Y/ }1 M& ~; o
此時須要下一些限制去達到你的需求,你這個例子不須要這麼複雜,幫你Design一個你須要的function,如附件圖(其中LCELL是Altera提供的Delay cell,在Altera lib裡).

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10#
發表於 2008-12-18 22:13:03 | 只看該作者
還有須要特殊的Function時,我們再來討論討論一下^__^
0 x# P. R: U2 o1 p& Q. v5 Y希望對你有幫助!, M% s6 U" Q/ ]! a7 `' \
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11#
 樓主| 發表於 2008-12-23 17:40:24 | 只看該作者
謝謝您的解答....
. S' e7 o- @( P' H$ L- g我會去試試看^^
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