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Chip123 科技應用創新平台»論壇 › Chip1 -- 基礎元件 › FPGA/CPLD/ASIC討論區 › QUARTUS II是否有正緣觸發的元件??
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[問題求助] QUARTUS II是否有正緣觸發的元件??

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1#
發表於 2008-12-14 12:30:07 | 只看該作者 回帖獎勵 |倒序瀏覽 |閱讀模式
在Block Diagram的模式下( ?5 Z: i9 \+ t& L
如果我輸入一個方波,而輸出想要得到正緣觸發的波型...
" I2 e/ s! w, @( P; D- A! d請問有元件可以辦到這個嗎??, W5 i0 \- u/ Y) z

9 e! G; P  ]# ^我是有設計一個電路
2 b  W7 C$ A: W8 [: I1 a7 E) E& |! g. \7 M; [1 E2 C$ H
但是此電路的DATA輸入頻率如果比CLK還快的話,就會失效....3 [+ U% x3 {) A1 G) ]
所以我想請問各位有沒有單純是正緣觸發的元件..
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2#
發表於 2008-12-14 14:41:14 | 只看該作者
電路的DATA輸入頻率比CLK還快 這是設計的問題 不是元件的問題
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3#
 樓主| 發表於 2008-12-14 17:24:06 | 只看該作者
我算是初學者,設計上的經驗還不夠,以上是目前我所能想到的電路....  c: }6 K5 E4 W# J
因為我找不到只有單純正緣觸發的元件..
7 y+ k% J: f  S9 v9 |不知道QUARTUS II是否有這項元件可以使用...
6 `3 m- h% J5 u3 x. ]4 z5 h) b6 g/ p3 w3 E; k$ Y
請各位幫幫小弟我這初學者...
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4#
發表於 2008-12-14 17:47:25 | 只看該作者
Quartus II當然有這個元件,用線路圖Design時,打開Sambol list,在primiives裡的storage裡面有個dff元件,這就是了呀^^
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5#
 樓主| 發表於 2008-12-15 01:12:08 | 只看該作者
" n( s5 g4 f( [: y2 g7 ~) `

+ a5 X9 K2 z+ E$ X5 A% J9 b以上是我直接對DATA及OUT做手動設定的.....我要的感覺是這樣% O! q9 ?8 O5 C$ @
DATA是輸入,然後OUT是輸出,DATA在正緣的時候,直接輸出一個PLUSE,其他狀況則是低態
3 N- T8 o% ]" l7 o2 R( v( `- y9 y1 f/ I* @
這個D型正反器有辦法做到嗎??
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6#
發表於 2008-12-15 10:03:49 | 只看該作者
基本上不管是哪一個軟體,根本沒這種元件,如果要這種元件,要自己設計.
- A7 u7 j, `9 O, t  f' g. JPLUSE的寬度最好用一個clk去做,做成同步訊號,如果用gate 做delay去做,會比較危險!6 I. a9 M* q1 D( U8 _. ?- `
加上你的圖怎麼沒clk訊號?只有DATA跟out1?
( Y1 j  D* E5 G8 {Data是clk吧?
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addn
7#
發表於 2008-12-15 13:05:21 | 只看該作者
您好
( w' {0 d. X! \" X- k( W1.你的DATA 最小週期,OUT的脈波寬度的要求為何?! e9 \/ a! t) W2 f" F: f, }
2.這功能,最簡單的跟本不須用到CPLD,FPGA,
" w5 q2 j# X% V" y  一個電容一個電阻兜成微分電路即可
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8#
 樓主| 發表於 2008-12-15 13:52:53 | 只看該作者
先謝謝各位之前的回答^^
! M! o: y. g4 a3 v4 W! x但是我又發現到一個問題........, U8 V- _% ^3 f* w0 r
7 o& R& b: J' P8 o* C! J% n
我在書上看到一種電路圖,應該是可以達成我要的目的才對/ x9 w$ w5 I) Y+ z
但實際上用TIME MODE模擬出來的卻完全沒效果,讓我感覺非常奇怪
3 c% }1 M0 |) N4 y% a& \以下- P; X3 a" V5 i% ]! `6 Q

" y8 P+ Y$ U: B
8 N# z8 g* ?- G7 g) x7 k; q* p8 B$ x0 a4 c' I" p; N1 _
+ Z& j0 j0 Q4 b4 J8 V* S% ~) c
3 E# ^2 ~& y' F' P
照理說用XOR的效果應該是 "1 0為1" "1 1和0 0為0"+ z0 E( D8 H4 o  n: m& e8 m+ y
但是從模擬的結果顯示,卻沒有XOR的效果??3 J5 i+ ]7 T% {5 x
這是怎麼回事呢??
9 Z9 s0 g; u! J: {4 h模擬跟實際硬體實驗會有差別嗎??
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9#
發表於 2008-12-18 22:09:42 | 只看該作者
Hi,$ i3 ^9 n) I6 N0 K1 _4 M* I0 F
設計CPLD和FPGA跟設計IC不一樣,不是每個邏輯都可以自動做出來,因為軟體會最佳化掉你原本想設計的樣子.# [$ Z8 |/ [6 L" o/ L
此時須要下一些限制去達到你的需求,你這個例子不須要這麼複雜,幫你Design一個你須要的function,如附件圖(其中LCELL是Altera提供的Delay cell,在Altera lib裡).

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10#
發表於 2008-12-18 22:13:03 | 只看該作者
還有須要特殊的Function時,我們再來討論討論一下^__^
# f! X0 E+ h/ M/ `* R( m希望對你有幫助!
6 A2 w" q) F  q* N3 `4 P0 h. k2 W
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11#
 樓主| 發表於 2008-12-23 17:40:24 | 只看該作者
謝謝您的解答....2 @* @9 p  m4 w" S
我會去試試看^^
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