supply clamp and I/O clamp ESD

ywliaob

Supply clamp ESD need to  consider both holding and trigger voltage
1 u% z$ U# i( N( {I/O device clamp ESD need to consider only tyigger voltage
; W5 Z4 J7 t/ a. Y/ f) x% {
請問這是為什麼?有誰願意解釋一下
感激不盡

m851055

I/O is trigger signal，Vdd node is constact voltage,so consider holding voltage

ywliaob

謝謝你的解答 總算瞭解囉∼∼
: [% w' U  D! }! J5 i' D, o再請教一下
假如已經有對VSS與VDD的ESD 保護電路
還要需power clamp電路嗎???

skyboy

您的意思是否是指,  power pad 已經有保護電路, 是否還需要在一般 I/O Pad
) A, }4 o# z1 G/ ~裡做這個 device??

- g) Y& B  }% x: B曾經問過 foundry 的人, 基本上是能放就放, 不然在這個 mode 發生 ESD 時要
* r( y# q1 E, H# X全部靠 power pad 的 power clamp 線路來釋放 ESD 效果可能不佳...
6 @5 d# y' _/ d" J8 X( ?, Z6 u可以看一下 design rule 有沒有提到這段, 有些會規定 chip 單邊每一定的長度
power clamp device 的 width 累積要有多長...所以一般是除了 power pad 以外,
一般 I/O pad 能放都會放, 另外因為 floor plan 產生的縫隙也會儘可能塞這種 device..

; H8 I# M/ f) V寫了一堆, 不知道是不是您要問的問題...

ywliaob

foundry 提供的design rule 　是有規定power line 多長需搭配一個power clamp device
經過你的解釋總算比較清楚~~
感恩~~

scy8080

原帖由 ywliaob 於 2007-8-28 12:08 PM 發表
foundry 提供的design rule 　是有規定power line 多長需搭配一個power clamp device
9 x! @( }% I) e0 p( g0 m; `. D7 E經過你的解釋總算比較清楚~~
感恩~~

& e/ W* u/ B5 c' y4 w- S- G) p
: ^' T3 t) O! a4 e4 g$ s( d1 p
2 p& p* s" U. u, C% D6 H如果fab没有相关的designrule,经验值是多少？

odim

foundry的guideline基本上是1000um放一個,
; H; w- j& M  N  r4 \% E  y實際上的概念是任何IO對power clamp的metal 阻值小於3 Ohm,
5 T1 a" E, H% _$ c而更先進的製程進一步規定需小於1 Ohm.

ritafung

請問你們使用哪一種類型的I/O cell設計?

2 Z( z4 ^( t' i' b; D1) Local cell (PDIO + NDIO) + RC trigger clamp
% ?* x+ d, i9 C  V, D1 ?2) Local cell (GDPMOS + GGNMOS) + RC trigger clamp
/ s( Y/ ]1 g( N  x' @$ L3) Purely GGNMOS

For RC trigger clamp, how much RC do you design? My company needs 4KV HBM.

cthsu1

看是哪一家製程
# {1 A9 M8 g; e- xRC設計大於 100ns 小於 1us 即可
7 p; Y3 `" X1 f5 B% s$ `8 ?4kV 的話  NMOS 要化大一些

semico_ljj

原帖由 odim 於 2008-3-20 09:56 PM 發表
, u8 f- H) g. O) P9 cfoundry的guideline基本上是1000um放一個,
實際上的概念是任何IO對power clamp的metal 阻值小於3 Ohm,
而更先進的製程進一步規定需小於1 Ohm.

' U0 V5 H, H0 R4 d1 S9 w4 u! y这个我也听说过，应该是比较好的经验值！不过power clamp的metal 阻值小於3 Ohm,比较难实现！

semico_ljj

原帖由 cthsu1 於 2008-9-8 11:15 PM 發表
看是哪一家製程
RC設計大於 100ns 小於 1us 即可
- [7 }4 v9 O  `/ \4 }& e4 e4kV 的話  NMOS 要化大一些

0.5um process的话，到5KV没问题，0。35um以下4kv可能也可以！……………………

ritafung

我現在做的是0.13um,要4kV,而且是multi-power domain,有點困難...
- a0 w; v0 _# q9 \! c9 ]# ^Layout 的要求非常高! 但是永遠實際上是做不到~~~trade-off~~

semico_ljj

0.13um,要4kV?呵呵，有点难，不过论文上说可以到5K∼6K，可以查查看！