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[問題求助] supply clamp and I/O clamp ESD

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1#
發表於 2007-8-1 14:36:21 | 只看該作者 回帖獎勵 |倒序瀏覽 |閱讀模式
Supply clamp ESD need to  consider both holding and trigger voltage
- l1 {& S7 h5 l, }7 C) f/ yI/O device clamp ESD need to consider only tyigger voltage: ~2 P' M$ p- S: {' M* v8 G0 J
6 S% ]5 G9 W- {
請問這是為什麼?有誰願意解釋一下8 b# ?( _3 M: f5 n
感激不盡
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2#
發表於 2007-8-1 21:10:40 | 只看該作者
I/O is trigger signal,Vdd node is constact voltage,so consider holding voltage
3#
 樓主| 發表於 2007-8-13 15:26:50 | 只看該作者
謝謝你的解答 總算瞭解囉∼∼/ U% P. ?; z- `. I
再請教一下5 r' J5 ^0 J6 j$ y6 J
假如已經有對VSS與VDD的ESD 保護電路- p9 |. ^+ n# C% K7 a2 W1 g
還要需power clamp電路嗎???
4#
發表於 2007-8-22 21:16:59 | 只看該作者
您的意思是否是指,  power pad 已經有保護電路, 是否還需要在一般 I/O Pad
: S8 N7 S" C" ~9 ?+ Y3 n" E裡做這個 device??1 d- N6 N* I  S) _( ?) B" L( b
2 o( V% k8 w& t5 T
曾經問過 foundry 的人, 基本上是能放就放, 不然在這個 mode 發生 ESD 時要
8 D" d6 j- Z- M/ L" J0 p/ k全部靠 power pad 的 power clamp 線路來釋放 ESD 效果可能不佳...
% e# ^/ c: L9 Y5 }可以看一下 design rule 有沒有提到這段, 有些會規定 chip 單邊每一定的長度
8 ], I- Z! X7 {8 f. |/ r8 F) p/ kpower clamp device 的 width 累積要有多長...所以一般是除了 power pad 以外,
# p% @! V8 p- ^2 Z一般 I/O pad 能放都會放, 另外因為 floor plan 產生的縫隙也會儘可能塞這種 device..+ W/ W( f) G( t, {  b' h) O0 y0 z9 ^
& c* a$ s# l$ T( C5 q5 n3 T7 N
寫了一堆, 不知道是不是您要問的問題...

評分

參與人數 1 +3 收起 理由
cuban487 + 3 Good answer!

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5#
 樓主| 發表於 2007-8-28 12:08:28 | 只看該作者
foundry 提供的design rule  是有規定power line 多長需搭配一個power clamp device, U" \# N+ Q2 l+ p
經過你的解釋總算比較清楚~~3 k9 x, t0 S- {& G
感恩~~
6#
發表於 2008-3-13 18:08:06 | 只看該作者
原帖由 ywliaob 於 2007-8-28 12:08 PM 發表 + ^. I: G/ B8 w
foundry 提供的design rule  是有規定power line 多長需搭配一個power clamp device3 L- z! d  ^. n) G  _3 m% P" g. U
經過你的解釋總算比較清楚~~' |7 f0 G: j9 A4 i; r
感恩~~
0 L& ~- t% p( L0 R! ~
6 Y% e# {+ W4 \5 ~- u# z! ?" p

; w& P$ i8 [; O8 i* D: g  q如果fab没有相关的designrule,经验值是多少?
7#
發表於 2008-3-20 21:56:52 | 只看該作者
foundry的guideline基本上是1000um放一個,/ P1 p7 q2 R2 B' M
實際上的概念是任何IO對power clamp的metal 阻值小於3 Ohm,3 z: J( ~3 N- W) C2 ~
而更先進的製程進一步規定需小於1 Ohm.
8#
發表於 2008-4-12 01:10:49 | 只看該作者
請問你們使用哪一種類型的I/O cell設計?
* R- E0 E/ c* Q+ [3 f* ]
3 S$ |+ n$ m4 ~& Z* L1) Local cell (PDIO + NDIO) + RC trigger clamp% r  O/ G( h2 X" x+ K+ f
2) Local cell (GDPMOS + GGNMOS) + RC trigger clamp7 v* r: p& I' P8 d5 V. k4 Q. j
3) Purely GGNMOS
) a: j9 i$ E  g, ?" E0 }2 D0 f9 S7 w9 `: X5 k8 {
For RC trigger clamp, how much RC do you design? My company needs 4KV HBM.
9#
發表於 2008-9-8 23:15:28 | 只看該作者

回復 8# 的帖子

看是哪一家製程: G2 f  {5 {/ A1 [+ c8 r2 b
RC設計大於 100ns 小於 1us 即可. T; Y& H" k* n* {. h
4kV 的話  NMOS 要化大一些
10#
發表於 2008-10-23 09:54:54 | 只看該作者
原帖由 odim 於 2008-3-20 09:56 PM 發表
- S& o, W* g6 M- }# m/ ^foundry的guideline基本上是1000um放一個,) I9 J% y4 _# E% P. F1 g/ d6 h
實際上的概念是任何IO對power clamp的metal 阻值小於3 Ohm,
$ }* Q% A" c0 @$ F# \% |而更先進的製程進一步規定需小於1 Ohm.

% w9 t, R$ n+ T8 ~8 ?, P9 B0 U( L4 R6 b
这个我也听说过,应该是比较好的经验值!不过power clamp的metal 阻值小於3 Ohm,比较难实现!
11#
發表於 2008-10-23 10:00:51 | 只看該作者
原帖由 cthsu1 於 2008-9-8 11:15 PM 發表
. H. ~! L8 _+ K7 v看是哪一家製程
, X, W/ q# {1 U$ t3 tRC設計大於 100ns 小於 1us 即可: ?: C+ v( k3 A
4kV 的話  NMOS 要化大一些

0 Y& y7 Z& U! T9 b6 n6 D( y) N0.5um process的话,到5KV没问题,0。35um以下4kv可能也可以!……………………
12#
發表於 2008-10-23 12:20:20 | 只看該作者
我現在做的是0.13um,要4kV,而且是multi-power domain,有點困難...
6 F9 a- i$ Y5 n) t5 f' b' f+ RLayout 的要求非常高! 但是永遠實際上是做不到~~~trade-off~~
13#
發表於 2008-10-30 14:55:57 | 只看該作者
0.13um,要4kV?呵呵,有点难,不过论文上说可以到5K∼6K,可以查查看!
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