類比佈局、body端、匹配的一些問題，請幫幫我~

bairshinyuan

最近遇到一些疑惑，希望會的人可以幫我解答一下~~
1. 類比layout重視的是什麼?? 是能讓他動作嗎??我知道數位比較重面積，那類比勒??
2. I/O Pad一定要放在電路的最外圍媽?? 能不能只放再固定的一邊阿??
( g! i  H5 W: T0 [( g8 A3. MOS中的body端，不接電源或地時，會有什麼問題產生阿?? 是為了消除雜訊&防止latch up才接電源&地嗎??
4. 到底為啥要做匹配的動作呢??
% I# s2 J9 N6 `5. 想請各位能否推薦我，哪邊有跟佈局相關書籍呢??
$ V+ G5 ^- b  A9 `2 q8 ~9 J
不論回答與否，在此先謝謝大家囉~~

bairshinyuan

補充：
6. 萬一電路面積大於pad 面積怎辦阿?? 除了擴充pad還有其他解決辦法嗎??

motofatfat

1. 類比layout重視的是什麼?? 是能讓他動作嗎??我知道數位比較重面積，那類比勒??
' [4 ?& `+ T  A, s會動只是基本ㄉ,特性和達到規格ㄉ要求
" S7 |, ?8 r9 h2. I/O Pad一定要放在電路的最外圍媽?? 能不能只放再固定的一邊阿??
可以阿 只要封裝能配合 放哪都行
3. MOS中的body端，不接電源或地時，會有什麼問題產生阿??
看設計 通常只會 latch up 或是不動作 要看元件鄧作原理
還有  你把MOS 當瞎密用
3 D( P) J5 [1 e- x1 B: b' a6 Z 是為了消除雜訊&防止latch up才接電源&地嗎??
不一定
4. 到底為啥要做匹配的動作呢??
未了使匹配ㄉ元件在製程上做出來愈相同
( C  O+ g" ~! x& V2 Y* O電流鏡而言 兩邊愈相同出來ㄉ結果 愈符合預期
5. 想請各位能否推薦我，哪邊有跟佈局相關書籍呢??
* S) x* o- {0 P這邊多爬爬文ㄅ
8 o$ c9 f' @- u& j7 e) @6. 萬一電路面積大於pad 面積怎辦阿?? 除了擴充pad還有其他解決辦法嗎??
. \0 S7 A; p% g; K8 P: D有阿 直接放在電路上
  H* m- N. J7 W) [. f! k. j通常不會這樣做
所以有PAD limit or Core limit ㄉ說法
即因PAD 決定面積或因Core 決定面積
這些答案希望對你有幫助

kanoson

3. body effect
5 [1 G3 q& C! q6. link finite pads

bairshinyuan

那請問一下PAD limit < Core limit 會怎樣??
PAD limit > Core limit 又怎樣??
優缺點分別是瞎咪阿??

motofatfat

那請問一下PAD limit < Core limit 會怎樣??
. K5 s3 V  o: C7 APAD limit > Core limit 又怎樣??
: v8 d! C2 m6 O4 D6 M優缺點分別是瞎咪阿??

" J$ h0 p: c3 Y! n5 O7 V/ E不會怎樣
2 |, o5 m3 C. w2 a編個名詞來溝通而已
. |( B% V1 M) [' x# n9 O3 [; PPAD limit 是指因PAD 決定總面積
面積利用率較低
+ O, N% B7 W+ a# g$ dCore limit  是指因core 決定總面積
# _1 F7 n% Q6 L9 F5 \面積利用率較高
1 W) ^& s3 a& M. ^+ C4 x" G 一分面積  一分錢
能做成 Core limit 最好

anita66

Hi,
應該還是取決於I/O個數來看,例如,pad個數圍起來後,裡面的面積小於core的面積,那就只好採取core limit的方式,至於,pad與pad之間的空間,通常是塞filler,反之,則沒有filler的問題.
希望能有所幫助,3Q~

小緯仔

那如果是N-well製程

. {. g! l: L1 f0 LNMOS的Source&Body接在一起時
2 `. i8 _' }8 b! X, F* T5 p1 a! u# M
# Q* Y" F' C( J, j+ o而Source又不是在最負端，那該怎麼辦？

motofatfat

那如果是N-well製程
# k1 F8 r- q. J4 z/ F
+ K) V9 R0 a9 a# Y, BNMOS的Source&Body接在一起時
. q6 [0 @8 b2 U, f. C6 M
5 i9 Z. H* u6 d, ]9 f; o而Source又不是在最負端，那該怎麼辦？

瞎密怎麼辦
+ j/ J9 k! `; _4 T: n9 i) j看不懂問題
NMOS ㄉ body 是 psub
現在ㄉ做法都是 加 psub2 (t廠)  或 spegnd (u廠) 來區別 個ㄍNMOS ㄉbody
like pmos ㄉ body nwell 愛接哪裡 就接哪裡

skeepy

原帖由 小緯仔 於 2008-9-19 02:14 PM 發表
那如果是N-well製程

1 n/ B9 N) j3 rNMOS的Source&Body接在一起時

$ \) \% u2 F* s" R  X. C: U+ z而Source又不是在最負端，那該怎麼辦？

加道NBL將那顆DEVICE隔起來。

yingzi07482

layout对工艺上的要求很高，很多要处理的思想都是因为工艺制程上存在误差

小包

以我layout analog layout 2年的經驗~~~
4 `- ]" i1 a1 D$ f1. 類比layout重視的是什麼?? 是能讓他動作嗎??我知道數位比較重面積，那類比勒??
1 C9 M: v4 R1 ^6 o) b  Y4 ~ANS:我想最主要差別在於mos方向要一致，且較注重mos matching，cell matching

1 R! k* B5 B5 P: g2 W- x# J5 \2. I/O Pad一定要放在電路的最外圍媽?? 能不能只放再固定的一邊阿??
ANS:一般要看你的包裝吧，pad通通放在同一邊也可以啦，如果你的包裝的leads都在同一邊的話。
  w( H% X: @8 w$ [    通常會散佈在chip的4個邊邊主要是因為這樣bonding的線可以直接的bond出去，如果pad擺在chip中間的話，被bond線跨過的core很有可能會被影響，所以一般pad儘量擺最外圍。假設你通通放在左邊，但其中有一些pad要bond到右邊，這樣bond線要拉很長，對於被跨過的core也不好。
0 z, S3 c& L3 t; ], y$ Q; ^
3. MOS中的body端，不接電源或地時，會有什麼問題產生阿?? 是為了消除雜訊&防止latch up才接電源&地嗎??
. N7 q- }& k4 _) \' _5 HAMS:body要接電位主要是為了和source/drain產生逆偏，使mos能夠work，若body不接電位的話可能會產生漏電而影響mos的performance。

$ M& k$ o' n4 _7 W! }, O" c4. 到底為啥要做匹配的動作呢??
6 j2 e2 Y( K1 i3 b9 g7 `& GANS:mos愈matching，訊號的offset就愈小，會更接近simmulation的結果。

5. 想請各位能否推薦我，哪邊有跟佈局相關書籍呢??
7 K8 K+ J$ J' K2 w: uANS: "The Art of Analog Layout" →我覺得這是layout和designer都應該看的一本書。
. a9 G* W3 e4 W8 T
4 C, U* X0 }1 w/ ~以上是我在這兩年內所學到的東西，僅供參考。
) l5 c% S, w2 |8 L/ Q% V6 k; S3 k希望以上回答能夠幫助到你。

astrosummer

虽然答案基本都知道,但是看了各位的回复,还是有很多收获的,
想再说一下6, 萬一電路面積大於pad 面積怎辦阿?? 除了擴充pad還有其他解決辦法嗎??
  K. d) K( l& S6 f. {) z5 f不太理解,电路面积大于pad面积没有关系啊, 为什么还要扩充pad呢, 那岂不是要增加die的面积,增加成本了吗?

ecalfs

core limit 不需受限原有框架

4 J5 V/ d' n  ]( U/ r" x, f2 c: M9 }1. Floor plane需規劃好(有彈性變更的可能性),以省面積
2. Pad 可放中間, 一測, 兩測, L, ㄇ字 配合 IO 需要來達成
3. 最後確認Bonding diagram

ecalfs

補充:

5 w" d8 K1 u/ ~' i1 D需注意ESD solution, power cut....