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這是CIC在寒暑假給學生上課的講義
5 G9 z2 E' N+ ^: e參考了 modelsim document還有一些VHDL的相關書籍 整理出來的
! A4 r" Z* [4 O/ ^# p共有172頁 2004年7月由CIC工程師陳獻文製作' j: \2 z- K5 f- W
8 h0 J, B" `- D0 x
它的Outline如下:
+ C' W5 c* I0 B6 b/ y: a8 O7 X5 B3 Y/ l! s/ @7 `$ @( T& Y
Introduction
9 v2 j7 n' ~: O7 A8 JCIC Design Flow/ t% k3 X( I( b; Y! N
VHDL Fundamantals$ ]8 d# N% L, Z# D5 x2 w
VHDL Syntax, T: F) L" E) t- s& A. \0 L. y
Modeling Logic Circuits
- `$ k- l2 v- ^* B. E/ e8 tTestbench$ p' v4 G; U0 Q5 J
Gate-Level Simulation
/ H# S1 d: r/ z) H! M+ G$ K9 m G% e: B5 g. x# X. X
[ 本帖最後由 yhchang 於 2008-2-20 02:52 AM 編輯 ] |
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