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你最想瞭解IC LAYOUT哪些方面的知識?

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1#
發表於 2006-12-8 00:57:46 | 只看該作者 回帖獎勵 |倒序瀏覽 |閱讀模式
這是IC LAYOUT的知識盤點?大家都關心IC LAYOUT的哪些知識?
多選投票: ( 最多可選 2 項 ), 共有 218 人參與投票
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2#
發表於 2006-12-19 17:45:59 | 只看該作者
有點籠統,可以在後面加上詳細說明嗎?
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3#
發表於 2006-12-29 15:35:04 | 只看該作者
:; w6 m, S' M8 o
        建立扎實的技術吧!!4 W3 P# u! U) n' y  w: b4 e' f! ~. h
        提供兩個網站有很多資料!!& e, `, E$ G4 b6 v
        
' r3 K& E0 W/ b1 a$ }! Ihttp://www.opencores.org/% A3 G* B9 |; Q# W
http://www.veripool.com/cadlist.html5 `3 v6 J2 ]0 i

4 W/ J# i* c( v: c# e" T5 y! Z: q: r    找些主題大家來討論?!
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4#
發表於 2007-1-18 00:19:05 | 只看該作者
這些免費的EDA有人用過嗎
. H' k" w+ l( g/ \8 l% Y聽說真正先進製程的公司9 }, z) X4 J. P6 Y4 X* C$ N  V
或是做CPU的大公司
; @% f) d9 z0 x4 U都有自行開發相對映製程的EDA軟體喔
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5#
發表於 2007-3-26 10:47:03 | 只看該作者
我是屬於技術人員  所以喜歡看揖謝技術性的文章& ]8 @8 C9 ~+ J( Y+ ?  |6 j
像類比IC  有許多的 layout 技巧
2 y5 J4 m. w: D大部分都是  發生問題之後  才有解的
$ i; o1 x# ]7 n& W' b) S只不過  這一部分  只不過分想者並不多
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6#
發表於 2007-7-30 18:08:57 | 只看該作者
我現在還在初學階段
; K, d8 y/ x* Y想了解的是比較詳細的佈局規則跟內容% K- r' z( E& l( r% V
例如:要以什麼來畫電阻會比較好?電阻值要如何電算?跟邊界有何關係……這類的
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7#
發表於 2007-7-31 11:40:25 | 只看該作者
想了解layout的基本電路元件 guardring transistor resistor contact...等的新的方法,現行的device gengerator有P-cell,MCell都有針對此來簡化layout在基礎電路所花的時間.
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8#
發表於 2007-8-17 11:38:17 | 只看該作者
我是個新手,想了解一些關于layout的布局擺放,以及具體需要注意的問題
7 C: N, r% w0 f+ e1 c1 i6 [2 |( x希望能和大家一起進步
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9#
發表於 2007-9-5 12:33:52 | 只看該作者
製程相關技術 -- 有哪些新的及特殊的製程;及元件的物理特性和寄生效應" f# r. E+ @3 M% D
電話的動作原理  -- 對電路沒一些最基礎的了解,layout會不知何畫起
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10#
發表於 2007-9-5 18:33:41 | 只看該作者
這個版 從 主題:帖數= 132:1308 的比率來看,如果真要對大家都有所幫助的話(除了好康相報之外),討論區是否到了該有所調整的時候?!
8 r; l, q! A! y% k! ^8 x  P! ?
  v  x9 N. V3 N2 [/ v6 `) D$ y先前有先進建議區分成:Fully Layout + APR + Physical Verification (整個  Backend)3 r- J5 m2 q4 [
也有友站區分成:4 h/ Y5 A2 k# u9 m' _+ g

0 m$ q6 K( l5 U6 O9 \' U6 UCircuit & Simulation
7 H( c4 X- n4 KCircuit architecture / Composer / Simulation / Analysis & others related to circuit design
5 |) o; r$ _# @  p& l" ^  a$ t4 P( M; e6 @8 W. ^1 C% A
Layout & Verification8 l; o. J- m% L8 g4 q4 _
Layout design / Tool / DRC / LVS / XRC / Place & Route / Reverse engineering & others related; V+ Z7 ?, ~" o3 j- Z
# Z. C5 j) e5 w
Language & Programming8 a0 w8 n3 d! b8 p
VHDL / Verilog / Testbench / Synthesis / Tool / VI / AWK / UNIX cmd, etc.
% ?& `1 ]0 w2 B+ D% ~! z! w/ H3 Y. x6 m' |
General Topics
9 z# ?) l0 p  i& u3 iRoadmap / Direction / Discussion / Story, etc. Any other topics related to IC design and layout.

- M8 S3 ]2 C7 Q  L3 i. x% [' @- _% K3 H# X8 {
長知識靠大家!大家以為如何?
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11#
發表於 2007-9-10 05:06:33 | 只看該作者
對初學者的我來說,calibre 驗証中的DRC  LVS 的錯誤訊息及設計規則中的command file 內容是否全看的懂 ?為應徵 工作前必須務必作到的!% L' p, t6 ~/ D
像drc  lvs  裡的除錯訊息 似乎非直接以一段完整的英文清楚表示那裡出了問題。) i5 X2 ^- r. R+ P# v
小妹希望能徹底了解除錯訊息 所要表達的意思!
. o0 v' S0 }- }9 E: N9 J而像drc的command file裡有說明了所有的各層材質間的設計規則 ,如間距、寬度 等等!
5 O' L1 q' p! n. T# ~! ?' E  [8 P( [5 W如果看的懂內容  就不用一直測試 各層材質間的距離多少等等!
0 M/ ?$ b+ ?; c7 T0 {5 Q但這裡就是搜尋不到有關 所有訊息 所表達意思的文章!
+ n( U2 H9 r. S小妹是想徹底了解跑calibre時  錯誤訊息所表達的意思^^$ G$ ^* O. v: U! U% k$ `
相信能讓初學者除錯能力升上許多  是吧^^

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chip123 + 3 勇於求知!多問多看囉!

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12#
發表於 2007-9-10 13:41:52 | 只看該作者
原帖由 君婷 於 2007-9-10 05:06 AM 發表
% F) h: }6 w# }9 e% B: D; h  h" M5 U對初學者的我來說,calibre 驗証中的DRC  LVS 的錯誤訊息及設計規則中的command file 內容是否全看的懂 ?為應徵 工作前必須務必作到的!+ ~# X: W3 p7 r# N
像drc  lvs  裡的除錯訊息 似乎非直接以一段完整的英文清楚表示那裡出了 ...
6 [0 v2 W; ]$ i9 W+ H; X
8 O( N( k, T6 K% u" S) d' R% `
關於DRC的錯誤,說真的不應該以cmd file 的為準,應該是以fab的TLR(topological layout rule)為準
5 U8 v" j; G% w因為那是正式的文件,cmd  file 正常來說應該是要可以將錯誤完全找來,但是cmd的寫法因人而異,$ Q- u: X2 p0 y6 F/ _
所以有時會有誤判的時候,由cmd 去找rule這好像反過來了。4 U# T' E$ Y: T  G+ ^6 D
' i3 F+ D+ f0 ^  A% W8 `- {+ L
建議應該是先找文件,邊畫邊查,或是看完了再畫,這個看每個人的習慣。
" Q6 j" J& F. ~" [5 W6 i/ }3 q8 {( t4 c5 z
LVS的部份這個比較難說明,很多是經驗找出來的,所以下面的說明看不懂的話請多包含(個人表達能力不太好)- j+ D2 K5 `$ K  ]

2 M$ R& T8 b; [1 w: y+ X* y; ?! G3 lLAYOUT
( {  W3 b6 m( k9 c7 a最TOP的cell打的text,跟相對應的metal接觸到之後算成一個port點;對應於netlist 最top cell的pin點3 f! G7 g! n) W% n! e) |* n
ex:3 c, {! f! v6 Z1 T% S5 S7 f

: T" I: T% D: a8 I  alayout 的cell上面打了top  metal 的text A、B、C、VDD、VSS、clock0 X2 j8 u1 d9 f
在netlist 的top cell看到的4 @! E- V" w* M9 ]
.subckt topcell A B C VDD VSS clock
3 C$ j! }. K! W! f- h
1 l3 t9 Q  F3 F# n以上應該相符合- C- E% V& Z7 P; D

2 Z5 B+ s. I4 u2 ~0 E% j* Z如果一邊有缺在lvs 就會出現 多出來的port 看是在layout 還是在netlist  a. M/ G; j+ _: @8 m
===========================================, e" O) x3 w5 R5 i8 e2 Q5 y6 x
port對了後先解short問題,vdd&vss有short這就不用玩了: z) S; i8 h" c- M
這個部份只能看report highlight的部份去看了這個真的看個人的眼力@@
% I% C! V, O$ A# v9 H1 L3 h1 t# D# D! g* {
再者看有沒有soft connect6 k# k# L1 {) D
這個部份在有多組電源名稱時會發生5 J. V+ m  q. ], M
ex : DVDD DVSS for 數位
! q6 @0 t5 \* E# Q) ^      AVDD AVSS for 類比
5 P8 {: B! x$ m% J' b- o      VDD33 VSS33 for IO ring使用7 v+ a1 {5 T* G* ?( {3 Q

/ s2 N. Z( w: g* U# m正常gnd在sub 實際上都是接在一起的,但是在這個情形下會產生在底層short的情形" V' w! f% u+ M4 y! S# P
現在的cmd通常會有一層psub2 或是相關的層用來把sub切割成二塊,以利LVS的進行。
/ G9 O  K% O1 i( h) u==================================================
$ t: F1 w7 n9 _* X9 N' d. z2 U其他一些比較平常的狀況
" R( G& Q. ^, b7 d5 Ulayout 上2條net對上 netlist上面的1條net. {1 Z+ J4 H$ F) T
===>通常是open掉了( E; L3 P: E6 {9 N
layout 上一條net對上 netlist上的2條net
* R4 p7 a9 p9 C$ P' U9 L- `+ n2 `===>應該是short到了1 v3 I; Y/ |) I! a

( ~- g5 A  f$ x7 }) G5 C7 \2對2 互換的線3 _) O& V) S8 K# N+ i% R) {' s
你應該是接錯了,換回來吧,不然就是一種情形gate的設定是不是有change到' n% N7 b/ @" k# K/ j6 X
這個是在串連時常會發生,雖然function可能是相同的,但是還是換回來比較好。
) j4 _- `& F4 M" h這個好像在cmd 有選項可以調整的
. D' \; c6 {) w$ o9 x==================================================0 r5 o$ D9 k# l& p5 L$ f
有時候看看文字的report上面會有很多訊息的,但是不知為啥很多人不喜歡去看....?_?
! E$ `! I6 R1 j3 S2 _/ o  G5 [是覺得煩還是看不懂?' ~2 g/ S# {- q8 l
像一個nand2 看是認出來為一組p並連,n串連...有可能是沒吃到power或是gnd,
# u9 Q% E. r3 R; c" t% c因為基本的閘應該都會被找出來呈現的,像nand2, nor2, Inv, 這些。+ k) p9 v) d' s$ O5 w
==================================================
7 \  p& |3 [. j. Z( c, J9 W4 s5 R
% W6 P! V9 ~/ s8 y1 U8 K個人在工作上是用calibre的,上面僅供大家參考....LVS的除錯有時用說的真的不容易表達
* e, i) x" D' _1 u) H) }; M( S希望對大家有的助益。

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13#
發表於 2007-9-10 18:49:29 | 只看該作者
很高興有使用calibre的人回答經驗!
9 b5 p# J9 ^. c1 C4 K2 `小妹剛學畫layout時乃利用drc時的錯誤訊息來得知各層材質間的最小距離後才作資料記錄起來,然後發現drc、lvs 好像都是根據command file撰寫出來的規則,所以才想要了解command file內容來得知設計規則,就不用像剛開始一直利用除錯來辛苦得知最小rule 。& q7 m! G3 ^& d  i3 z
" N; X0 L# H6 ~5 M% H1 @
但fab的TLR(topological layout rule)  請問我要去那裡查呢? 是要與晶圓廠要嗎? 因為我很想知所有規則免的我浪費時間 測式 各材質間的距離 寬度等...
. W* J1 H6 @9 ?6 }7 q2 q* ~還有command file好像各EDA  軟體的  撰寫語法似乎不同,所以並沒作者為它出書 讓大家看的懂
6 H$ n) t3 `' ^% z" C+ wcommand file內容吧 ?
$ D1 z$ R% `/ C; n' L  k, F我只知 自強基金會 的ic佈局課程中有教,但真的都沒出書或網路有詳細教學的嗎^^( s4 Q# {, C, O3 E
目前暫時還沒找到呢!' ~; G8 K* G8 z
這是小妹目前的疑惑,相信很多與我一樣的初學者應該也會遇到這樣的問題及想法 謝謝^^
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14#
發表於 2007-9-11 11:53:35 | 只看該作者
TLR...跟cic應該要得到吧,要不到就很其怪了,沒這個正常不能去layout的。
* W9 O& ]& f( b. u這個在公司還是算機密的文件...因為這個是公司跟fab簽約後才可以download的。
# v! S* J$ `) J4 A+ R9 U6 ]( H; U: G7 W  H& i2 p) B8 k
各種EDA的cmd 寫法是有些不同,但是很多部份是用羅輯運算的,其實看起來是不會差太多,
* _, g! e- v+ k- R" j% k只是一些指令的不同。
) i3 [7 a4 G' O) i8 c. _, n5 i$ @
這個部份真的沒看過有書@@,因為每個製程不全然相同,而指令的部份通常有說明書...
  `$ u9 U9 R) z4 G! J所以這個部份主要是查指令的工具書看他的寫法吧。
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15#
發表於 2007-12-19 19:14:45 | 只看該作者
小弟我比較希望知道的是未來發展的前景吧,畢竟努力去學習的東西
6 H% a( E- _: Q0 p7 E% [在未來竟然會被拋棄,那倒不如不要學。
$ F+ \/ ^! [# t  t因為我現在真的滿害怕以後會選錯道路(包括LAYOUT)萬一以後畢業
; j# G1 q; ]2 j: c找不到工作該怎麼辦,即使技術非常好,但是市場需求已經達到飽和值。
! i8 \2 p) i" ~4 }! B  h那不就是拼命唸電機卻換來了失業嗎,只不過目前有關LAYOUT的未來似乎討論的並不多。
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16#
發表於 2008-2-5 20:20:09 | 只看該作者
我作為一個RD 最想了解的是! Q% ^# @% _8 ^1 F1 P& F
LAYOUT在畫不同類型的電路時$ ^# F) ?0 _9 c6 t. j1 ~* p
佈局的方法是否會有所不同?
, i# o+ ~' z4 w9 B
+ D0 L" f0 b" k  r還有LAYOUT為什麼可以一眼看穿這個電路的連接方式  d2 O3 V& i( F# I- p
但是我們這些很少看LAYOUT的RD 就會被一大堆顏色! P9 A1 U& m6 n
給迷惑住.
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17#
發表於 2008-3-25 09:47:58 | 只看該作者
希望可以學到layout上的技術~) ^& @# ~7 `9 X* A4 x8 D
像看到一個電路,就可以快速看得出來最後大概的圖形架構!!
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18#
發表於 2008-7-17 07:51:50 | 只看該作者
我想除了可以很快看懂 LAYOUT之外
) M# u3 d$ U/ v. b6 i( q還要懂得如何 畫 RLC 與 MOS 才能夠抵抗PROCESS VARIATION 的技術
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19#
發表於 2008-12-4 20:58:41 | 只看該作者
有人教有好项目,学的才是最快!
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20#
發表於 2008-12-30 13:29:32 | 只看該作者
哪个方面都想要了解。。。我发现我什么都不懂。
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