run lvs時的嚴重大問題~狂急~

averyer

各位前輩~

我的layout到後面再跑lvs時竟突然發現~
: i; I% L3 m7 _  O
+ U( J3 A# O& g% C( E2 @netlist的mos size改變後,但layout上不變,lvs竟然也會過~
& K2 h  P1 H  W  v, X- Z
$ y( f3 v& M+ ^0 [這是什問題阿~我有畫一個簡單的inv也一樣相同結果~

是command file要改嗎?還是calibre需要設定什麼?

" Z# \# x& l0 v+ \7 T9 q. ]4 V我完了~

請各位前輩幫忙一下~拜託了~
. Q+ P- J+ k/ C( t
6 Z- _) x8 a  X! r

m851055

應該是有關尺寸check的部分為開啟功能，只要開啟就好了。

averyer

hi~

* P/ Z* e, F! o1 w7 }" A我看command file裡~沒看到有描述check尺寸的部分~

能請在講詳細一點嗎~大概是如何描述這方面的訊息呢~

非常拜託~謝謝~

12345

就是這個誤差百分比沒設成0(代表誤差0%才會過,一班analog是設成0),還有更簡便的寫法,用變數(看到這篇,又被你偷偷學到了)
TRACE PROPERTY MN(N) L L 0
) h! |; \" X  a5 t& HTRACE PROPERTY MN(N) W W 0
. H6 u. |6 t, v/ q再來講一下LVS好了,LVS過了layout就一定會對嗎?窩不一定,其實陷阱很多,寫LVS的人若沒寫好就會錯,只不過會給人下載的應該是寫的很準, 所以也不用太擔心,只是我覺得在寫ERC這塊到不是很完善,更誇張有些人根本連連RUN完LVS,ERC都不會看窩,LVS對,ERC可不一定對,有的是command file根本沒寫完整,有的是有寫你沒打開ERC(Option),建議一下各位layout,command file前面都會說明定義Option,該開該關先看清楚吧!!,程式不會看沒關係,至少前面說明要看清楚,不要拿來就RUN.(又被你偷學到了)

wanwan_kao

TRACE PROPERTY MN(N) L L 1 --------將1改成0
TRACE PROPERTY MN(N) W W 1 ------將1改成0
0 n# s/ V  `& `& M% pTRACE PROPERTY MP(P) L L 1 --------將1改成0
TRACE PROPERTY MP(P) W W 1-------將1改成0

averyer

嗚~嗚~

# v5 k& Y7 o& e% m. n還是一樣~
7 [3 ]2 @& h9 k; \8 U9 ~' m4 h
8 S8 @4 @8 z  }# |" o我把command file貼上來~請在幫我看看是不是有哪裡漏了阿~

SOURCE PRIMARY   "chip"
SOURCE PATH      "./test_chip.net"
) g1 V& U# p: I! G- gSOURCE SYSTEM    SPICE
+ L+ F8 g6 \  m2 Z: F
LAYOUT PATH      "../chip.db"
( @9 W6 x# N  n/ L$ Q$ s% ]LAYOUT PRIMARY   "chip"
LAYOUT SYSTEM    GDSII
7 x9 ^9 a; x' m9 Z
- h5 @0 c2 x$ ~6 G% ELVS REPORT   "lvs.rep"
LVS ABORT ON SOFTCHK YES
9 K0 L8 F% f9 R5 o) LLVS REPORT OPTION S
& ~0 H  _0 M, S; E& e9 J7 G
. S# G9 H+ \( s//LVS SPICE CULL PRIMITIVE SUBCIRCUITS YES
LVS WRITE LAYOUT NETLIST netlist.spi

PEX INCLUDE LUMPED L1 N_C R1
PEX REPORT LUMPED NONE
+ D2 }1 q/ Y1 {/ YPEX NETLIST LUMPED "change_cell.lumped" HSPICE LAYOUT
/ n7 i6 {" |% z: A8 g6 @8 I
, t4 m& v0 f; r1 N( N- UPEX INCLUDE DISTRIBUTED L1 N_C R1
; m6 T, O: e0 GPEX REPORT DISTRIBUTED NONE
PEX NETLIST DISTRIBUTED "change_cell.dist" HSPICE LAYOUT
PEX NETLIST SIMPLE "change_cell.simple" HSPICE SOURCE
6 S6 a; m; [; i$ ]7 k% k' `
% g; w- w4 R0 M8 S2 m/ ~% {/ qMASK SVDB DIRECTORY svdb query   

EXCLUDE CELL "eo064k8fcl4" "pvpp" "pvss" "pvdd"
SOURCE CASE YES
LAYOUT CASE YES
LVS COMPARE CASE YES
, F2 ~" J  a: G. I7 A- \% U7 j& e LVS GLOBALS ARE PORTS YES
LVS SPICE PREFER PINS YES
LVS PROPERTY RESOLUTION  MAXIMUM ALL

ERC KEEP EMPTY       NO
8 }' z: z; e# p  z3 w8 b$ M6 MERC MAXIMUM RESULTS  1000
ERC MAXIMUM VERTEX   199
ERC CHECK TEXT       COMMENTS RFI

LVS POWER  NAME "VDD" "VCC" "EXVDD"
LVS GROUND NAME "VSS"  "GND"
" t9 A% ^: R, @9 x2 q0 OVIRTUAL CONNECT COLON YES
- `; E: _) N1 B
% M$ B2 z2 }/ T0 U* v7 d6 V, x6 \
LVS ALL CAPACITOR PINS SWAPPABLE   YES
2 n- t0 k! C$ S- ILVS IGNORE PORTS                   YES
/ d' p* @3 ^0 qLVS CHECK PORT NAMES                   YES
LVS ISOLATE SHORTS                 YES
- n+ m* a2 J8 b. J9 F
LVS REDUCE SERIES MOS              YES
# Z* o) ]# h( }2 F( aLVS REDUCE PARALLEL MOS            YES
LVS REDUCE SEMI SERIES MOS         NO
LVS REDUCE SPLIT GATES             YES
LVS REDUCE PARALLEL BIPOLAR        YES [ EFFECTIVE EV_AREA EV_AREA=SUM(EV_AREA) ]
/ J0 }, V3 p) h) m( p. NLVS REDUCE SERIES CAPACITORS       YES
LVS REDUCE PARALLEL CAPACITORS     YES
% r* Q3 A7 F8 P5 @7 A& s% H+ OLVS REDUCE SERIES RESISTORS        YES
, B) z* _& n1 \8 H' v2 Y6 k5 ^LVS REDUCE PARALLEL RESISTORS      YES
% z, O. F8 ?  o3 c! y/ |LVS REDUCE PARALLEL DIODES         YES
% S7 D1 K% B: @* n8 q/ `
) B1 r8 w) K: q6 Y+ {9 rLVS RECOGNIZE GATES                ALL // ALL or SIMPLE
$ E  B+ C9 ]) v( D( B, [2 X$ j' eLVS ABORT ON SUPPLY ERROR          NO               

//LVS FILTER D(DN) OPEN            
% {+ X+ W5 h# z0 h6 d2 }//LVS FILTER D(DP) OPEN
' e6 l  b) H5 B3 ^
LVS FILTER UNUSED MOS              YES
9 K) f" ]7 P7 }4 qLVS FILTER UNUSED BIPOLAR          YES
LVS FILTER UNUSED CAPACITORS       YES
LVS FILTER UNUSED DIODES           YES
LVS FILTER UNUSED RESISTORS        YES
9 H$ x9 ~4 g) oLVS FILTER UNUSED OPTION           AB AC AD AE AF RC RE RG
2 }$ U% N" M" Q6 P' Z7 q3 t
* _* m  w4 G: [) F' o  b) eLVS EXPAND UNBALANCED CELLS        YES
/ d: f+ k8 D/ s; B& I- R
+ H# B3 Z3 H# oPRECISION                          1000
' F" N' n! ^5 h* Z4 ]RESOLUTION                         1

. ^0 s# B: b3 u6 C1 J' c# H: FUNIT LENGTH                        U
7 c, i  Q$ R0 q  d5 _$ H6 c! |' PUNIT CAPACITANCE                   F //FF
: _0 f; Z3 V" X1 r- r3 Y) NUNIT RESISTANCE                    OHM

) Y& l4 {) B( c: \  u9 f" rFLAG NONSIMPLE                     YES
5 z- n: p  d- @0 H5 gFLAG ACUTE                         YES
0 _, G! Z8 Z1 l) bFLAG OFFGRID                       YES
% i9 Z6 r. V' w0 D' rFLAG SKEW                          YES

1 Z) q4 u, ^# L, _2 b6 @! h8 sDEVICE MN(N)  NTR  NTR(G)  NSDN1(S) NSDN1(D) PWELL_B(B)
TRACE PROPERTY MN(N) W W 0
TRACE PROPERTY MN(N) L L 0

, L; l5 _$ s) t2 Z5 }, PDEVICE MP(P)  PTR  PTR(G)  PSDN1(S) PSDN1(D) NWELL_A(B)
2 n7 }  [7 h9 g9 W  e; i4 h/ iTRACE PROPERTY MP(P) W W 0
TRACE PROPERTY MP(P) L L 0
& |5 F8 X% E9 D' g
請各位大大在幫我看一下~拜託了~

arthur03226

我看你的問題應該是netlist file path 沒有update到。
也就是說，你依然是用舊的gds 比對舊的 netlist?
這是我的懷疑啦~~
再仔細檢查一遍你的netlist path & file name。
% w- ~  D6 u8 G$ q% F1 }% z因為看起來lvs.com 沒啥問題。

tingyunwang

作layout一定要養成好習慣,reduce option 不論是mos,cap,res.皆要NO
4 }% ]; ^4 C; n: Q# v  ?LVS FILTER UNUSED OPTION 不能隨便亂開option,
這樣可以避免錯誤

judy123

曾經有公司同仁問過同樣的問題
結果是netlist 沒update
' M8 H. Z6 J$ K: v9 O刪除舊的netlist 重新產生新的netlist file
並open new netlist file 確實的確認修改過的mos size是否為最新的正確值
並檢查path指向是否正確
合理的懷疑任何小細節

motofatfat

可能ㄉ幾種情形
8 x9 M  g) P% B4 R3 l# `6 k/ `6 O1.資料沒updata
' Q! F3 K# G! T, X3 m: I2.你ㄉcommand file  是沒比對size ㄉ
3.改變後ㄉ差異在容許範圍內
9 b1 g( M$ V6 t# L  C6 U例如 W  W  3
    L  L  3
0 @: a) c& }4 b
表示誤差在百分之3內是OKㄉ

motofatfat

你ㄉCommand 有下列這行
EXCLUDE CELL "eo064k8fcl4" "pvpp" "pvss" "pvdd"
9 F/ o; b$ f1 W; }有可能 你ㄉ改變 在這幾ㄍCELL 中
1 s; X% ?3 ^1 V: V這行ㄉ意思是 這幾ㄍCELL 是不驗ㄉ