run lvs時的嚴重大問題~狂急~

averyer

各位前輩~
$ K8 y, C6 L  P% f7 H! I
我的layout到後面再跑lvs時竟突然發現~

3 u6 K! u) z" ^+ ~  Knetlist的mos size改變後,但layout上不變,lvs竟然也會過~

這是什問題阿~我有畫一個簡單的inv也一樣相同結果~
1 K- s2 T: Z# S' U, H* A( S* i
是command file要改嗎?還是calibre需要設定什麼?
( W6 o& p6 J) c; p4 q
; V7 ?6 `; W5 I2 J' J) {我完了~

4 h- D  O* L8 I9 |7 K請各位前輩幫忙一下~拜託了~
6 c- E" R7 @# W+ P+ q8 s. U
# Y. N# c( c" B& h# C

m851055

應該是有關尺寸check的部分為開啟功能，只要開啟就好了。

averyer

hi~

我看command file裡~沒看到有描述check尺寸的部分~
3 K: d" L9 q& b1 N& K" w
1 j3 c$ Y( z+ |8 A能請在講詳細一點嗎~大概是如何描述這方面的訊息呢~
) d9 e8 j, `0 w# L" H
非常拜託~謝謝~

12345

就是這個誤差百分比沒設成0(代表誤差0%才會過,一班analog是設成0),還有更簡便的寫法,用變數(看到這篇,又被你偷偷學到了)
TRACE PROPERTY MN(N) L L 0
) h/ N/ _% T# \" x+ fTRACE PROPERTY MN(N) W W 0
1 Z- E3 Y  `8 Q, e; H再來講一下LVS好了,LVS過了layout就一定會對嗎?窩不一定,其實陷阱很多,寫LVS的人若沒寫好就會錯,只不過會給人下載的應該是寫的很準, 所以也不用太擔心,只是我覺得在寫ERC這塊到不是很完善,更誇張有些人根本連連RUN完LVS,ERC都不會看窩,LVS對,ERC可不一定對,有的是command file根本沒寫完整,有的是有寫你沒打開ERC(Option),建議一下各位layout,command file前面都會說明定義Option,該開該關先看清楚吧!!,程式不會看沒關係,至少前面說明要看清楚,不要拿來就RUN.(又被你偷學到了)

wanwan_kao

TRACE PROPERTY MN(N) L L 1 --------將1改成0
TRACE PROPERTY MN(N) W W 1 ------將1改成0
TRACE PROPERTY MP(P) L L 1 --------將1改成0
TRACE PROPERTY MP(P) W W 1-------將1改成0

averyer

嗚~嗚~
) A2 H5 g7 Q1 u2 c% M* G5 E
還是一樣~

我把command file貼上來~請在幫我看看是不是有哪裡漏了阿~
8 P0 \: j  \' v- y7 T$ _: J
SOURCE PRIMARY   "chip"
/ v( ]4 P, L  m$ U% }# U4 }SOURCE PATH      "./test_chip.net"
: n* M: X/ o3 |. NSOURCE SYSTEM    SPICE

LAYOUT PATH      "../chip.db"
LAYOUT PRIMARY   "chip"
  x5 q6 l2 V/ s6 S/ o# `4 QLAYOUT SYSTEM    GDSII
( M' S- S6 Q: S
LVS REPORT   "lvs.rep"
, r, g# q& y( cLVS ABORT ON SOFTCHK YES
LVS REPORT OPTION S

//LVS SPICE CULL PRIMITIVE SUBCIRCUITS YES
1 ], m. q- p! a. f+ J* C0 sLVS WRITE LAYOUT NETLIST netlist.spi

! A) e" z0 Y+ U+ M% rPEX INCLUDE LUMPED L1 N_C R1
8 h, m0 s6 A8 P' `' d1 P* TPEX REPORT LUMPED NONE
PEX NETLIST LUMPED "change_cell.lumped" HSPICE LAYOUT
, E2 Z; I" ^! E1 }3 j  o5 Q$ X5 U
PEX INCLUDE DISTRIBUTED L1 N_C R1
1 Q  x! I8 K% h7 L5 n0 l. b6 ePEX REPORT DISTRIBUTED NONE
PEX NETLIST DISTRIBUTED "change_cell.dist" HSPICE LAYOUT
# B2 c# N" |& iPEX NETLIST SIMPLE "change_cell.simple" HSPICE SOURCE

* M5 A5 I: u# b2 Z7 j1 uMASK SVDB DIRECTORY svdb query   
1 B" L% X- O' ]- t. R' W
EXCLUDE CELL "eo064k8fcl4" "pvpp" "pvss" "pvdd"
( J( p7 g) t' e5 I) F7 w SOURCE CASE YES
0 g) O2 a0 w& B) A0 {2 Q4 h LAYOUT CASE YES
LVS COMPARE CASE YES
LVS GLOBALS ARE PORTS YES
LVS SPICE PREFER PINS YES
LVS PROPERTY RESOLUTION  MAXIMUM ALL

ERC KEEP EMPTY       NO
ERC MAXIMUM RESULTS  1000
ERC MAXIMUM VERTEX   199
ERC CHECK TEXT       COMMENTS RFI

9 G* Z9 _! b* A) HLVS POWER  NAME "VDD" "VCC" "EXVDD"
# ?0 p2 P1 a3 f3 ?- ?* k6 }: n" OLVS GROUND NAME "VSS"  "GND"
  o  L8 _' h3 J( yVIRTUAL CONNECT COLON YES


LVS ALL CAPACITOR PINS SWAPPABLE   YES
LVS IGNORE PORTS                   YES
4 g; ~+ c3 P/ |* g8 |; C. ?8 GLVS CHECK PORT NAMES                   YES
LVS ISOLATE SHORTS                 YES
* F  f$ [# K5 ?3 I; [; e( X
LVS REDUCE SERIES MOS              YES
LVS REDUCE PARALLEL MOS            YES
LVS REDUCE SEMI SERIES MOS         NO
LVS REDUCE SPLIT GATES             YES
LVS REDUCE PARALLEL BIPOLAR        YES [ EFFECTIVE EV_AREA EV_AREA=SUM(EV_AREA) ]
* C8 q3 r8 r$ U: n9 ?LVS REDUCE SERIES CAPACITORS       YES
LVS REDUCE PARALLEL CAPACITORS     YES
+ o, P! f" c& P$ m2 E; E( R0 }LVS REDUCE SERIES RESISTORS        YES
8 J: [: w, c5 P+ n% L' e% ^4 H/ }, MLVS REDUCE PARALLEL RESISTORS      YES
LVS REDUCE PARALLEL DIODES         YES

LVS RECOGNIZE GATES                ALL // ALL or SIMPLE
2 I; l0 d7 P  V+ L# W) Z! q! XLVS ABORT ON SUPPLY ERROR          NO               
) E% J" _/ w8 I/ b2 p& w
//LVS FILTER D(DN) OPEN            
) ^% J4 F- t& E* n) q//LVS FILTER D(DP) OPEN

LVS FILTER UNUSED MOS              YES
! L/ Q$ L$ \. l9 LLVS FILTER UNUSED BIPOLAR          YES
, T. a! c) I8 N8 A3 P( L7 PLVS FILTER UNUSED CAPACITORS       YES
) y  H. s/ M! F( SLVS FILTER UNUSED DIODES           YES
LVS FILTER UNUSED RESISTORS        YES
; r9 Q$ E) R* E5 ]0 C( mLVS FILTER UNUSED OPTION           AB AC AD AE AF RC RE RG
5 g! h7 Y7 \+ h7 N: O% q
4 x1 |6 X  B# y1 Y, ZLVS EXPAND UNBALANCED CELLS        YES

PRECISION                          1000
RESOLUTION                         1

UNIT LENGTH                        U
UNIT CAPACITANCE                   F //FF
UNIT RESISTANCE                    OHM

$ I* W. \& [. O* s0 i3 F# e9 CFLAG NONSIMPLE                     YES
) C7 v' ^* e7 SFLAG ACUTE                         YES
) n' x8 h* e" M, A. ]; q4 AFLAG OFFGRID                       YES
FLAG SKEW                          YES

- S9 }; b( ^8 d9 K: WDEVICE MN(N)  NTR  NTR(G)  NSDN1(S) NSDN1(D) PWELL_B(B)
TRACE PROPERTY MN(N) W W 0
5 h1 X2 i+ Y3 |5 W! Q' Q6 ~. NTRACE PROPERTY MN(N) L L 0
1 P0 r9 @0 {7 M
DEVICE MP(P)  PTR  PTR(G)  PSDN1(S) PSDN1(D) NWELL_A(B)
% b  O) ~0 D2 B/ X; N0 CTRACE PROPERTY MP(P) W W 0
TRACE PROPERTY MP(P) L L 0

請各位大大在幫我看一下~拜託了~

arthur03226

我看你的問題應該是netlist file path 沒有update到。
也就是說，你依然是用舊的gds 比對舊的 netlist?
這是我的懷疑啦~~
5 P0 x. J( [/ P再仔細檢查一遍你的netlist path & file name。
因為看起來lvs.com 沒啥問題。

tingyunwang

作layout一定要養成好習慣,reduce option 不論是mos,cap,res.皆要NO
LVS FILTER UNUSED OPTION 不能隨便亂開option,
5 O! z+ |  a; ~; u/ v這樣可以避免錯誤

judy123

曾經有公司同仁問過同樣的問題
$ S6 [, W8 j: ?* @# V- p5 K1 T結果是netlist 沒update
' v, n' F" j% w- m# O% @' k- ?" H  @刪除舊的netlist 重新產生新的netlist file
9 ~8 `1 n  |4 x2 K8 N8 D) e4 k2 f並open new netlist file 確實的確認修改過的mos size是否為最新的正確值
5 |/ h3 ^5 y4 L4 e並檢查path指向是否正確
合理的懷疑任何小細節

motofatfat

可能ㄉ幾種情形
; J1 A- ^5 @/ w2 {' y* c1.資料沒updata
2.你ㄉcommand file  是沒比對size ㄉ
3.改變後ㄉ差異在容許範圍內
例如 W  W  3
3 N$ H5 K$ u7 g% i2 V" `    L  L  3
1 E6 R; E% V5 r. F# G5 w
2 o$ n) Q; g; e1 X0 n3 a表示誤差在百分之3內是OKㄉ

motofatfat

你ㄉCommand 有下列這行
# N3 V: l1 a, j; g* C2 VEXCLUDE CELL "eo064k8fcl4" "pvpp" "pvss" "pvdd"
有可能 你ㄉ改變 在這幾ㄍCELL 中
& z. K! d7 ^6 x+ p2 w1 N這行ㄉ意思是 這幾ㄍCELL 是不驗ㄉ