請教有關調folding_cascode 放大器的訣竅

st80069

上面是在下正在做的差動放大器，正遇到瓶頸中...冏
在下初入門，設計跟理論之間有極大的差距.....
8 k* [8 R# J6 u$ Z$ z# o; c& K在下私心的設計方法，讓M1的電流愈大，則GM愈大，M4，M5的電流愈小，則ro愈大，
所以努力調整小Vb1讓|VGS1|的值愈大，調小Vb2讓I5愈小，
等到M1到了飽和與triode的極限的時候，再調小vb3至適當值
8 x. W0 g2 v  ?( g1 N7 @, {1 r% @
增益是有如在下所預測的上升，不過....頂多卻也才達Vout/vd = 120....
但我的差動放大器想要作為運算放大器用，甚至要運用在regulator上，增益必然要K以上的單位吧(莫名的肯定)，
/ ]: T6 R6 @1 D# R1 ~4 O; y在下使用的是65nm的製程，所以VDD是1.2V，
而我VCM的值則是固定在0.6V，
4 U9 K6 x. @( F( {看別人範例的OP，也都是把VCM固定在VDD的一半，所以在下也有樣學樣，但卻也不知道原因，

所以有幾個問題跟訣竅想請教各位大大，
1.VCM的值真的需要固定在VDD的一半嗎??
: \1 v# J9 R$ m! y; P2 Y* ^5 Y
0 t) [) ~5 M) E/ _0 |; \2.folding cascode的OP，大大的步驟都是什麼?先調整Vb3，在碰Vb1，再調Vb2?然後再考慮是否調寬長比?

2 ?" B# ~! ~% s# M! ?3.寬長比初始都是先怎麼設的?例如我就會先設所有MOS的L都一樣，之後只調W不碰L....
9 K" T& F# b8 ?  {8 r5 a
大大可以跳脫出我的問題自立一格的回答喔~~因為可能我的問題在大大們面前是等同大學生看小學題目一樣...
7 B1 X3 Q+ n* i& w4 X希望各位有經驗的大大不吝指教(跪拜)~~

hiyato

有看到香港大學Philip K. T. Mok教授的paper裡面有出現過，
. ?, ]) j" Y6 v- m; ?附上他的paper讓大家研究看看。

遊客，如果您要查看本帖隱藏內容請回復

st80069

PO上小弟的hspice好了
) x$ v+ Q+ F# u* T( {***********folding*************
.prot
.lib 'xxxxx.lib' TT
.unprot
.globle VDD
.param Lp=0.5um Wp1=5um Wn2=1.2um Wn3=1.2um Wp4=2um Wp=8um
4 y: W. Z( g" K+ @/ y- ~" }***********description****************
*****************
VDD vdd gnd! 1.2V

VB1 vb1 gnd! 0.74v
% d! n* Z$ w0 WVB2 vb2 gnd! 0.4v
$ z. n9 C0 J' S8 kVB3 vb3 gnd! 0.38v
1 W9 H% t1 d) _
VCM vcm gnd! dc 0.6v
2 Z$ x% K9 I9 N$ B. FVD vd gnd! DC 0v AC 1v sin(0 0.5 10k)
*VC vc gnd! DC 0V
EIN+ in+ vcm vd gnd! 0.5
1 r4 R& b% _3 T& qEIN- in- vcm vd gnd! -0.5
. D" B2 g& F/ U& h*****************
' b$ t3 c$ F% l8 o5 S+ Q4 [% R" }
5 V$ n& Q  M9 F0 {# m: H& C1 m9 TM1 n1 vb1 vdd vdd xxxx L=Lp W=Wp
M2 n3 in+ n1 n1 xxxx L=Lp W=Wp1
' I0 I. e: w) O6 BM3 n2 in- n1 n1 xxxx L=Lp W=Wp1
M4 n4 n4 vdd vdd xxxx L=Lp W=Wp4
* {/ n) c. X, V2 x! Q0 C7 E1 UM5 nout n4 vdd vdd xxxx L=Lp W=Wp4
) _! y. u0 x; q1 U) ~4 e! ^9 MM6 n4 vb2 n2 gnd! xxxx L=Lp W=Wn3
M7 nout vb2 n3 gnd! xxxx L=Lp W=Wn3
M8 n2 vb3 gnd! gnd! xxxx L=Lp W=Wn2
M9 n3 vb3 gnd! gnd! xxxx L=Lp W=Wn2
" N" |& f. x" z0 C' X
5 o; Z0 L" x& {  L( g***********analysis*************
; v( O3 n* W: R3 s************output**************
) k5 Y. W2 S8 g7 X" V) V* G3 C.op
.option post
( n2 W( ^' ?6 y/ \: L.tf v(nout) vd
.end

$ c2 p  b7 K. Y9 J      v(nout)/vd                               = -115.0583
, \& P  Y* G& j3 @) |      input resistance at             vd       =  1.000e+20
      output resistance at v(nout)             =    1.0725x
增益只有115.... 要怎麼才能升到1k以上勒??

[ 本帖最後由 st80069 於 2008-5-18 02:02 PM 編輯 ]

vince

one stage op with gain 40dB
差不多極限了

st80069

原來如此...原來是到極限了...
$ g% c2 `' r2 |( t因為小弟的解釋跟說明，造成指導老師誤判成後面的部分屬於LDO，
結果反而調不出我要的值，
小弟也跟同學討論了許久，以為會不會那張圖就是整顆OP，所以也開始試著從two-stage的方向下手
1 Z+ H* x' P: z; z' o, p
4 w' O% e' v# X0 y3 ?" `
+ P5 c) `( m' e# }2 C: |多虧有vince大大的肯定，小弟才敢放手去做

8 s( R  c3 V/ L) z' H不過，現在卻又遇到個難題，
電壓值該怎麼調，或者W/L該怎麼分配，
才能讓Mdrive的部份便成SATURATION??
1 V5 x! x  U* {7 \; y調了整整一個下午，linear就是linear，說不變就是不變....
. s4 q& a" z' G3 g! Q* P/ r# w! ~M5的VDS怎麼壓就是壓不下來~~~在煩請大大指教囉~~謝謝~~

mbission

MDRIVE的VGS電壓會depend on負載所需的電流(如果負回授成立的話)
看起來你是MDRIVE的SIZE(W/L)不夠大,導致你要驅動負載時,GATE電壓會一直往下拉
" V( Y. Q' ?3 y4 W你可以調看看

vince

能不能說明一下regulator的load是什麼?
因為看起來是IC內部的power
需要多少電流?
; ~+ V5 M4 J8 P7 U6 B: W% Qregulator 的load regulation spec是多少?
第一級OP bias電流多少?
) g$ O4 l* P. a1 K0 O這樣比較好提供意見　

kevin

thank you for sharing this material

st80069

謝謝mbission 大大，所以調W/L就可以改變VTH?原來vth會這樣改變的...嗯嗯，我明天去實驗室試看看。
4 \! V4 e- B# k, s7 p& k0 ^# r" I3 u謝謝hiyato大大提供的PAPER......
% @3 L( e8 _, t# N回vince大大，
load預計是SRAM ARRAY，是作為SRAM的供應電壓用。
剩下的...恩，也不太清楚，似乎是自己設計....
所以...就想說先以增益為目標....
! V( h: W) q( a9 l( D
+ m) S) [( c' L  j" s0 H) D: {[ 本帖最後由 st80069 於 2008-5-21 12:50 AM 編輯 ]

mdtjason

有資料可以參考嗎?
感謝大大們的分享~~~~~~~~~~~~~~`

賴永諭

output應該可以往上再疊一級PMOS load,gain 會不只40dB吧 !!
當然會犧牲headroom

finster

如果你是用wide range的fold-cascode OP,我覺得op的gain應會超過40db,一般我設計的fold-cascode op大概都可以到達60db以上(在ss corner)
) v5 K3 z1 a+ I6 s2 z而且,照公式推導來看,output阻抗是從輸出往上和往下看,現在你的p-load driving只有一級,而n-load driving卻有兩級,這個樣子會變成往上的阻值比往下的阻值小很多(除非你在size部份己經留意到了,而且己經調到最佳化的情況)
不然,gain值應該會被限制住,而且是被p-load driving給限制住,如此一來,不管怎麼調,應該都會被限制住

vince

1. finster說的是對的  可是以你的應用不應該再把PMOS cascode來增加gain
   原因是kbgriver所說的  
2. 以你的應用來說 你不清楚load current 是多大 甚至你的load current
. F6 q; r& ~  Q/ U, w- b   是會一直變的 當你的load current 太小的時候 cascode 的pmos應該會跑進linear region
   做了也是白做
3. gain大有他的好處  可是over design只是增加自己的困擾
   所以你應該是要去算一下你到底需要多少gain
4. 如果你是學生  而這個不是你論文的主要部分
4 E2 V( `, b) f( t( u: a   那我會建議你用更簡單的架構
   甚至把frequency compensation 改成用外掛大電容的dominate pole compensation
: h1 i, Z* ?8 }( u% G5 I   除非你的很清楚你的load是什麼  你的頻寬是多少 不然你目前的compensation是有危險的
0 I! b! y! ?- H3 h& C! M5. 你的VCM就是你的Vref 不是1/2 vdd
  r8 _$ h5 A' {4 d: \" w; {6. W/L 不是三言兩語可以說完的  不過  少用最小L就不會太離譜了
7. 指導老師誤判  =>  你有找對老師嗎?? 找沒經驗的老師做類比電路  請保重
; i$ H! W8 `3 w2 M: b; a8. 今天話有點多  不好意思

squallscer

XDD
: Q6 _3 l! }) t" h不會拉，vince大大見解非常的寶貴唷！
; \' p# B" p% c* d/ x更謝謝finster大為我提供的建議，
看到各位大大為我解答，讓我求助無門的情況下感動非常了
恩，我現在就試試各位大大的方法，跟建議，
我試完後的結果再跟各位大大報告！
謝謝大大們的不吝指教....
(話說....我的專題老師....可是很強的老師....與其說造成他的誤判，還不如說他因為趕時間，而我的意見又很多，他反而覺得都有可能，只是他傾向試上面的方法...對老師真是萬分抱歉啊)

恩恩~~~對喔~~~Md處的地方，看RAZAVI後，就TWO-STAGE來說，應該再底下再接一個NMOS，給他負載，並且提供電流...
而我這部分如果以TWO STAGE的觀點來看...好像根本不會有直流偏壓的樣子....
除非如vince大大說的知道LOAD的大小跟電流經過...而小弟LOAD處，是顆sram...
1 G( ~" P$ |" {( [1 `小弟由此推得...後面是LDO當接OP正端回授後的產物了....哎呀呀~~~
/ h8 v- [. ~" i4 u
[ 本帖最後由 squallscer 於 2008-5-22 09:42 AM 編輯 ]

st80069

咦?
話說剛剛才發現，小弟忘了把同學的帳號登出而po文......
(昏頭)
+ j9 M# c# T* R8 M9 ]* R抱歉抱歉....
finster大大說的....是指沒有MD和MC時的設計嗎??
恩...那應該是我的寬長比設計的問題了...
我重新再重推做一次...
+ I: J3 Y9 M, O6 P9 T; _0 U; G) F
[ 本帖最後由 st80069 於 2008-5-22 09:51 AM 編輯 ]

jerryyao

原帖由 hiyato 於 2008-5-20 08:35 PM 發表
有看到香港大學Philip K. T. Mok教授的paper裡面有出現過，
$ U% K6 _! k$ ^' a+ |* h0 q3 B附上他的paper讓大家研究看看。
**** 本內容被作者隱藏 *****

regulator領域是我的下一階段要做的目標，看別人推薦的paper比自己是找有效多了。
要錢以後再說。

( q. P& X: N; r5 H5 Y[ 本帖最後由 jerryyao 於 2008-5-22 01:26 PM 編輯 ]

finster

原帖由 st80069 於 2008-5-22 09:46 AM 發表
咦?
5 y' q; k# ^9 T) f話說剛剛才發現，小弟忘了把同學的帳號登出而po文......
(昏頭)
抱歉抱歉....
8 y5 E( a* Z2 `* _$ `8 ?# i  Ofinster大大說的....是指沒有MD和MC時的設計嗎??
恩...那應該是我的寬長比設計的問題了...
, Y% X' U7 u7 x$ R& x我重新再重推做一次...

不了解你指的MD和MC的縮寫意思
/ g: k# P2 f9 x% J) c我個人在設計fold-cascode時,其實會先設計bias電路,因為bias電路會間接(有時候是直接)決定fold-cascode的performance
7 F) L$ ?: t- I) F: g; C1 {1 A! G$ \因為,我以前曾遇過當我發覺到我的OP的gain己經調不上去時,我以為己經到極限了,後來在檢查我op電路各點電壓時,才驚覺原來是因為我的bias電路而限制住我op的gain,難怪我的op的gain一直上不去
自此之後,我才學到原來bias電路對op而言,也是一個很重要的設計重點,而這個bias電路,卻是很少人有花心思去看的

st80069

喔喔~~漏了感謝kgbriver的建議，因為這是專題上面的指定....
, t1 M; S! @9 X% {1 \9 C小弟才疏，怕亂修改會影響後面的設計，所以只敢乖乖仿學。
- ~2 ^0 r- E  c. ?' w& l. }2 F0 Y& X很謝謝kgbriver的寶貴意見~~~
看finster大大的解說，
發現OP的學問，還真是多....
唉...小弟新生入門，很多問題，還請各位大大們不要見怪~~~很謝謝大家~~
0 `& ~1 u, ^- C5 p- u/ y/ |! X, h- q
從上面感覺起來，finster大大是先給定電壓囉，然後如果沒達到飽和，就只調W/L比?
' j6 {1 p% j, ~6 e( U
恩.....原來如此...
今天發現了一個問題.....小弟的功率真是省到了一個極點....
電流總共才20u....致使M6，M7的gm小的可怕，增益因而不能提升....
也就是說，如果能維持電流情況下調升W降L把gm7上升10倍，就能達到60dB了，YA~~
6 v. C2 x- ?6 D4 O3 R結果失敗....
5 G' B+ c7 r) \% @真是牽一髮而動全身....一調就全部變樣....SAT，LINEAR都要重新....
% W( x$ ^  T- e1 E- t大大們的精粹，小弟一時還真是難以上手....真是對不住啊....(慚愧)

finster

原帖由 st80069 於 2008-5-22 10:50 PM 發表
喔喔~~漏了感謝kgbriver的建議，因為這是專題上面的指定....
小弟才疏，怕亂修改會影響後面的設計，所以只敢乖乖仿學。
很謝謝kgbriver的寶貴意見~~~
看finster大大的解說，
發現OP的學問，還真是多....
  o1 D, l" g$ n' L( s* u唉...小 ...

; Z- X7 I( u8 Y" E

我想,你有點誤會我的意思了
在設計op時,尤其是folded-cascode op,我建議一定要把bias circuit加入一起作模擬,若是直接給一個定電壓作bias雖然也是可以,但遠遠及不上實際的bias circuit來得好,而且bias circuit所產生出來的電壓未必真的是定電壓,它也會隨著製程,電壓和溫度而有所變化,所以folded-cascode op我個人是強烈建議要加入bias circuit一起作模擬
2 H+ O% f  F9 D$ D( ~) g/ y而我前面所言,有時候bias circuit也會是限制住op的gain和phase margin的一個因素之一,因為bias circuit若設計不好,也會影響op

st80069

原帖由 finster 於 2008-5-21 02:03 PM 發表
* b* y% a( C& j7 b如果你是用wide range的fold-cascode OP,我覺得op的gain應會超過40db,一般我設計的fold-cascode op大概都可以到達60db以上(在ss corner)
5 S& Z; G% a; t" u* J4 ?/ `. ~而且,照公式推導來看,output阻抗是從輸出往上和往下看,現在你的p-load drivi ...

9 e$ A, W. I' q" @0 N2 n
嗯...3天來測試發現...結果，如果只有一級，那電流鏡那端的電流就必須極小，彌補不夠的電阻，不過...卻也為了彌補...結果導致gm7的值極小而必須加大w，或者固定小電流，gm7ro7(ro9||ro2)同時放大寬長....
/ Q9 k* J9 S8 N( U" \! A4 T哀....然後面積就變得超大超大....