請教有關調folding_cascode 放大器的訣竅

st80069

) w0 j' \# f) _+ Z! F/ f上面是在下正在做的差動放大器，正遇到瓶頸中...冏
在下初入門，設計跟理論之間有極大的差距.....
在下私心的設計方法，讓M1的電流愈大，則GM愈大，M4，M5的電流愈小，則ro愈大，
( b* _6 {( d6 I6 F2 {7 Z所以努力調整小Vb1讓|VGS1|的值愈大，調小Vb2讓I5愈小，
0 r( Z1 y0 Y& Z" [( x# X- ]4 @等到M1到了飽和與triode的極限的時候，再調小vb3至適當值

& H  g; L" r. Z# J) d增益是有如在下所預測的上升，不過....頂多卻也才達Vout/vd = 120....
2 C. Z% W8 H% d3 c1 R但我的差動放大器想要作為運算放大器用，甚至要運用在regulator上，增益必然要K以上的單位吧(莫名的肯定)，
7 l- F4 X2 N1 E# Y6 T在下使用的是65nm的製程，所以VDD是1.2V，
而我VCM的值則是固定在0.6V，
& U" q6 y! Z7 o2 O- |. @/ S3 X看別人範例的OP，也都是把VCM固定在VDD的一半，所以在下也有樣學樣，但卻也不知道原因，

% `% X  ]$ K, K  ~0 T所以有幾個問題跟訣竅想請教各位大大，
! ?" j& }0 ]8 g, D- R) ^; r1.VCM的值真的需要固定在VDD的一半嗎??

* l. q( B- u& a2.folding cascode的OP，大大的步驟都是什麼?先調整Vb3，在碰Vb1，再調Vb2?然後再考慮是否調寬長比?
% s0 d) X+ _. \5 f$ D0 d
& q. Q" N) |/ x0 [  q3.寬長比初始都是先怎麼設的?例如我就會先設所有MOS的L都一樣，之後只調W不碰L....
, y$ u1 q5 a3 u' G9 I
1 Y. @$ X3 o. S0 w# t大大可以跳脫出我的問題自立一格的回答喔~~因為可能我的問題在大大們面前是等同大學生看小學題目一樣...
希望各位有經驗的大大不吝指教(跪拜)~~

hiyato

有看到香港大學Philip K. T. Mok教授的paper裡面有出現過，
  j. r! s( r" M$ ^/ Y+ d- v, A/ }附上他的paper讓大家研究看看。

遊客，如果您要查看本帖隱藏內容請回復

st80069

PO上小弟的hspice好了
***********folding*************
.prot
.lib 'xxxxx.lib' TT
/ G" S! j$ W( g" u( d" x.unprot
.globle VDD
7 E2 W( P3 M  I: l.param Lp=0.5um Wp1=5um Wn2=1.2um Wn3=1.2um Wp4=2um Wp=8um
***********description****************
8 d7 g/ }- t' q# P*****************
VDD vdd gnd! 1.2V

VB1 vb1 gnd! 0.74v
( v9 x3 [$ V) L  N' IVB2 vb2 gnd! 0.4v
6 V6 T. f1 L  y+ Y+ _+ eVB3 vb3 gnd! 0.38v
" ?+ p* K6 n) H# a( n7 P
VCM vcm gnd! dc 0.6v
9 _8 N3 g, d" ]: e$ J" tVD vd gnd! DC 0v AC 1v sin(0 0.5 10k)
*VC vc gnd! DC 0V
* F  t, S* B- {8 e6 `$ [3 ?EIN+ in+ vcm vd gnd! 0.5
% T- b  [7 c) l' G; [8 j. aEIN- in- vcm vd gnd! -0.5
*****************
; z7 R; t9 e2 Y1 P6 G7 D/ m
# s( P4 f2 P( ]& y  [M1 n1 vb1 vdd vdd xxxx L=Lp W=Wp
, A7 i) O0 V0 X6 h+ QM2 n3 in+ n1 n1 xxxx L=Lp W=Wp1
M3 n2 in- n1 n1 xxxx L=Lp W=Wp1
M4 n4 n4 vdd vdd xxxx L=Lp W=Wp4
1 L3 \/ w2 E5 |, V1 Z: G3 k6 ]$ RM5 nout n4 vdd vdd xxxx L=Lp W=Wp4
( Y$ R5 |( k4 L7 }M6 n4 vb2 n2 gnd! xxxx L=Lp W=Wn3
+ D9 a3 q0 X( TM7 nout vb2 n3 gnd! xxxx L=Lp W=Wn3
$ {. U% e  t8 g& m4 f( K4 BM8 n2 vb3 gnd! gnd! xxxx L=Lp W=Wn2
" b* f$ Y" b% V. t& {M9 n3 vb3 gnd! gnd! xxxx L=Lp W=Wn2
. z4 X6 ^% ?1 n+ K
***********analysis*************
************output**************
) z; j! L8 q/ W+ I2 }8 V! d.op
.option post
4 g2 j7 ~; c/ d' K.tf v(nout) vd
, v5 _5 {( L9 b! o6 L7 I5 v. t- H.end
+ Q6 @, A( b6 [6 q4 E: Q! m
3 S5 i9 z! `2 J) x      v(nout)/vd                               = -115.0583
      input resistance at             vd       =  1.000e+20
      output resistance at v(nout)             =    1.0725x
: R! R6 ~* o# ~增益只有115.... 要怎麼才能升到1k以上勒??
: z' M$ g; {% l! u) Y/ w
[ 本帖最後由 st80069 於 2008-5-18 02:02 PM 編輯 ]

vince

one stage op with gain 40dB
差不多極限了

st80069

原來如此...原來是到極限了...
因為小弟的解釋跟說明，造成指導老師誤判成後面的部分屬於LDO，
& O9 f3 {6 _! B; |0 }5 x1 o3 p! }結果反而調不出我要的值，
; P0 z7 X5 i1 S0 I7 g5 h" Y小弟也跟同學討論了許久，以為會不會那張圖就是整顆OP，所以也開始試著從two-stage的方向下手

' A8 v# S5 ^% u& E. @3 A. U  \* _2 D2 s
0 f' [( g! z. c* E: p9 P& k多虧有vince大大的肯定，小弟才敢放手去做
; Z+ N8 c; p' {& G
不過，現在卻又遇到個難題，
電壓值該怎麼調，或者W/L該怎麼分配，
4 C2 v+ L) ?; a9 c& Z才能讓Mdrive的部份便成SATURATION??
. h& ]9 q; Z8 J/ `9 q: r$ q* }調了整整一個下午，linear就是linear，說不變就是不變....
M5的VDS怎麼壓就是壓不下來~~~在煩請大大指教囉~~謝謝~~

mbission

MDRIVE的VGS電壓會depend on負載所需的電流(如果負回授成立的話)
看起來你是MDRIVE的SIZE(W/L)不夠大,導致你要驅動負載時,GATE電壓會一直往下拉
你可以調看看

vince

能不能說明一下regulator的load是什麼?
因為看起來是IC內部的power
需要多少電流?
regulator 的load regulation spec是多少?
第一級OP bias電流多少?
* E- A/ _( _4 j; `4 ]" `0 i6 m這樣比較好提供意見　

kevin

thank you for sharing this material

st80069

謝謝mbission 大大，所以調W/L就可以改變VTH?原來vth會這樣改變的...嗯嗯，我明天去實驗室試看看。
# Z" C. D! l9 w* `, \謝謝hiyato大大提供的PAPER......
回vince大大，
7 D8 y5 A& |4 r4 c& l* H& @' Oload預計是SRAM ARRAY，是作為SRAM的供應電壓用。
$ F% a1 T6 k0 Y" T& b7 b剩下的...恩，也不太清楚，似乎是自己設計....
: q5 l" ~& J; H: G$ j/ b所以...就想說先以增益為目標....

7 P7 y5 w( p; w& D. D/ ?2 z[ 本帖最後由 st80069 於 2008-5-21 12:50 AM 編輯 ]

mdtjason

有資料可以參考嗎?
感謝大大們的分享~~~~~~~~~~~~~~`

賴永諭

output應該可以往上再疊一級PMOS load,gain 會不只40dB吧 !!
當然會犧牲headroom

finster

如果你是用wide range的fold-cascode OP,我覺得op的gain應會超過40db,一般我設計的fold-cascode op大概都可以到達60db以上(在ss corner)
而且,照公式推導來看,output阻抗是從輸出往上和往下看,現在你的p-load driving只有一級,而n-load driving卻有兩級,這個樣子會變成往上的阻值比往下的阻值小很多(除非你在size部份己經留意到了,而且己經調到最佳化的情況)
2 ~1 G2 D& r- `& r, x3 n$ b不然,gain值應該會被限制住,而且是被p-load driving給限制住,如此一來,不管怎麼調,應該都會被限制住

vince

1. finster說的是對的  可是以你的應用不應該再把PMOS cascode來增加gain
   原因是kbgriver所說的  
% c( E# b1 H8 `8 M2. 以你的應用來說 你不清楚load current 是多大 甚至你的load current
* a; T8 t: @6 C' s( @& L   是會一直變的 當你的load current 太小的時候 cascode 的pmos應該會跑進linear region
4 X7 [  \7 \* ], T8 C& d$ r   做了也是白做
8 U2 I- R6 X1 j) ^2 k3. gain大有他的好處  可是over design只是增加自己的困擾
5 q* U1 a( E* F7 A' q2 p   所以你應該是要去算一下你到底需要多少gain
4. 如果你是學生  而這個不是你論文的主要部分
, L8 J* ~0 L# |( Q* \- S1 Z! {   那我會建議你用更簡單的架構
   甚至把frequency compensation 改成用外掛大電容的dominate pole compensation
+ Q7 g1 i2 i- ~" k3 T3 Z0 x( G  `$ A   除非你的很清楚你的load是什麼  你的頻寬是多少 不然你目前的compensation是有危險的
3 K+ E& u, C8 q& \3 \5. 你的VCM就是你的Vref 不是1/2 vdd
6. W/L 不是三言兩語可以說完的  不過  少用最小L就不會太離譜了
% @' P" Z( h+ H, ]7 i, X2 Q7. 指導老師誤判  =>  你有找對老師嗎?? 找沒經驗的老師做類比電路  請保重
1 m2 q' }; ~5 W8. 今天話有點多  不好意思

squallscer

XDD
不會拉，vince大大見解非常的寶貴唷！
" I7 O( T; P' b2 Q! e, D, `更謝謝finster大為我提供的建議，
看到各位大大為我解答，讓我求助無門的情況下感動非常了
恩，我現在就試試各位大大的方法，跟建議，
  v& B/ e4 w/ W0 c我試完後的結果再跟各位大大報告！
謝謝大大們的不吝指教....
! B6 ]2 H, C) ]2 z9 \6 ^(話說....我的專題老師....可是很強的老師....與其說造成他的誤判，還不如說他因為趕時間，而我的意見又很多，他反而覺得都有可能，只是他傾向試上面的方法...對老師真是萬分抱歉啊)

恩恩~~~對喔~~~Md處的地方，看RAZAVI後，就TWO-STAGE來說，應該再底下再接一個NMOS，給他負載，並且提供電流...
, k6 Z* j/ k& N  u# [9 ^) Y. X+ V而我這部分如果以TWO STAGE的觀點來看...好像根本不會有直流偏壓的樣子....
除非如vince大大說的知道LOAD的大小跟電流經過...而小弟LOAD處，是顆sram...
小弟由此推得...後面是LDO當接OP正端回授後的產物了....哎呀呀~~~
6 T4 k& G0 m$ o3 l8 ?. x
& _& C8 }" E0 A9 [4 s5 M[ 本帖最後由 squallscer 於 2008-5-22 09:42 AM 編輯 ]

st80069

咦?
話說剛剛才發現，小弟忘了把同學的帳號登出而po文......
% q* y/ m: M* X2 f5 q(昏頭)
抱歉抱歉....
finster大大說的....是指沒有MD和MC時的設計嗎??
- m0 F7 M8 \' H2 G6 O+ R恩...那應該是我的寬長比設計的問題了...
我重新再重推做一次...
% P% W4 w4 l( P' \! l
# C$ E0 |5 f) k[ 本帖最後由 st80069 於 2008-5-22 09:51 AM 編輯 ]

jerryyao

原帖由 hiyato 於 2008-5-20 08:35 PM 發表
有看到香港大學Philip K. T. Mok教授的paper裡面有出現過，
附上他的paper讓大家研究看看。
**** 本內容被作者隱藏 *****

8 I1 J3 Y- `; d+ s% t+ ^regulator領域是我的下一階段要做的目標，看別人推薦的paper比自己是找有效多了。
7 |6 L. i+ r4 d' `9 | 要錢以後再說。
# ?( `' k* ?& q3 p$ `% h; D+ K6 m
[ 本帖最後由 jerryyao 於 2008-5-22 01:26 PM 編輯 ]

finster

原帖由 st80069 於 2008-5-22 09:46 AM 發表
咦?
1 B* a2 }+ t; s2 \5 h- M( ]話說剛剛才發現，小弟忘了把同學的帳號登出而po文......
(昏頭)
抱歉抱歉....
finster大大說的....是指沒有MD和MC時的設計嗎??
恩...那應該是我的寬長比設計的問題了...
: x' g# ]* O7 p& g' s# Y. k) C8 ~我重新再重推做一次...

' `8 C6 B/ i# @; G

6 d: V( g% e) T, G$ j; ^
% K! P8 C% N  Y! `不了解你指的MD和MC的縮寫意思
8 D3 `& f# v' h0 A9 N+ Q+ i  @我個人在設計fold-cascode時,其實會先設計bias電路,因為bias電路會間接(有時候是直接)決定fold-cascode的performance
* m1 @  j3 ]* t) R  l' N3 r因為,我以前曾遇過當我發覺到我的OP的gain己經調不上去時,我以為己經到極限了,後來在檢查我op電路各點電壓時,才驚覺原來是因為我的bias電路而限制住我op的gain,難怪我的op的gain一直上不去
9 C" b+ @5 J; V9 o$ J自此之後,我才學到原來bias電路對op而言,也是一個很重要的設計重點,而這個bias電路,卻是很少人有花心思去看的

st80069

喔喔~~漏了感謝kgbriver的建議，因為這是專題上面的指定....
  w3 v4 C3 P' Z' [5 d  N* L小弟才疏，怕亂修改會影響後面的設計，所以只敢乖乖仿學。
很謝謝kgbriver的寶貴意見~~~
看finster大大的解說，
4 u2 N) Q  \, C; R6 h發現OP的學問，還真是多....
" K; j' j/ A  z* `) r唉...小弟新生入門，很多問題，還請各位大大們不要見怪~~~很謝謝大家~~
- B' L5 {) y0 G2 a- q) ^2 h
從上面感覺起來，finster大大是先給定電壓囉，然後如果沒達到飽和，就只調W/L比?
6 W- p; `6 o/ `2 k4 C9 p& g3 i
: n, @! }" u% Q2 k" j/ K恩.....原來如此...
今天發現了一個問題.....小弟的功率真是省到了一個極點....
9 o  R0 n  D1 ?% M, J電流總共才20u....致使M6，M7的gm小的可怕，增益因而不能提升....
也就是說，如果能維持電流情況下調升W降L把gm7上升10倍，就能達到60dB了，YA~~
" a4 x/ ?" ~' C' s& @7 i- q結果失敗....
真是牽一髮而動全身....一調就全部變樣....SAT，LINEAR都要重新....
$ P+ V' @$ J# `2 r; V* J6 ^$ I5 [大大們的精粹，小弟一時還真是難以上手....真是對不住啊....(慚愧)

finster

原帖由 st80069 於 2008-5-22 10:50 PM 發表
喔喔~~漏了感謝kgbriver的建議，因為這是專題上面的指定....
小弟才疏，怕亂修改會影響後面的設計，所以只敢乖乖仿學。
很謝謝kgbriver的寶貴意見~~~
看finster大大的解說，
5 x/ C4 T) u& [4 ^, k. W發現OP的學問，還真是多....
. R7 e8 C# [. m' Y( P/ Q4 G唉...小 ...

0 l& d+ i2 Q7 O1 g- c& M; h
我想,你有點誤會我的意思了
4 C6 r# C) f) m2 y; x在設計op時,尤其是folded-cascode op,我建議一定要把bias circuit加入一起作模擬,若是直接給一個定電壓作bias雖然也是可以,但遠遠及不上實際的bias circuit來得好,而且bias circuit所產生出來的電壓未必真的是定電壓,它也會隨著製程,電壓和溫度而有所變化,所以folded-cascode op我個人是強烈建議要加入bias circuit一起作模擬
而我前面所言,有時候bias circuit也會是限制住op的gain和phase margin的一個因素之一,因為bias circuit若設計不好,也會影響op

st80069

原帖由 finster 於 2008-5-21 02:03 PM 發表
如果你是用wide range的fold-cascode OP,我覺得op的gain應會超過40db,一般我設計的fold-cascode op大概都可以到達60db以上(在ss corner)
, |7 e9 C$ ?6 ?2 ^  D! N$ L而且,照公式推導來看,output阻抗是從輸出往上和往下看,現在你的p-load drivi ...

4 N# }$ O" ^( t9 }
嗯...3天來測試發現...結果，如果只有一級，那電流鏡那端的電流就必須極小，彌補不夠的電阻，不過...卻也為了彌補...結果導致gm7的值極小而必須加大w，或者固定小電流，gm7ro7(ro9||ro2)同時放大寬長....
4 z, C  C2 [: N* K8 r哀....然後面積就變得超大超大....