supply clamp and I/O clamp ESD

ywliaob

Supply clamp ESD need to  consider both holding and trigger voltage
/ ~9 z8 P1 W& d' k  qI/O device clamp ESD need to consider only tyigger voltage
* S! |9 H5 _% ]+ n/ s  H
6 O# L/ d/ M8 m! y$ n& D4 Q請問這是為什麼?有誰願意解釋一下
感激不盡

m851055

I/O is trigger signal，Vdd node is constact voltage,so consider holding voltage

ywliaob

謝謝你的解答 總算瞭解囉∼∼
& p% y6 ^. F, K/ i$ L再請教一下
假如已經有對VSS與VDD的ESD 保護電路
0 y4 G# @+ I$ y還要需power clamp電路嗎???

skyboy

您的意思是否是指,  power pad 已經有保護電路, 是否還需要在一般 I/O Pad
2 q' B: E# D: Z. \/ N$ W% y; N4 T' H裡做這個 device??

; H& C" X6 X% \" K7 T; a曾經問過 foundry 的人, 基本上是能放就放, 不然在這個 mode 發生 ESD 時要
# g" b! t: l7 R- S" H: N2 H全部靠 power pad 的 power clamp 線路來釋放 ESD 效果可能不佳...
可以看一下 design rule 有沒有提到這段, 有些會規定 chip 單邊每一定的長度
power clamp device 的 width 累積要有多長...所以一般是除了 power pad 以外,
一般 I/O pad 能放都會放, 另外因為 floor plan 產生的縫隙也會儘可能塞這種 device..

寫了一堆, 不知道是不是您要問的問題...

ywliaob

foundry 提供的design rule 　是有規定power line 多長需搭配一個power clamp device
( K! W. ]/ |& z9 h- K, n# x  k經過你的解釋總算比較清楚~~
2 a* `/ U/ L% Q感恩~~

scy8080

原帖由 ywliaob 於 2007-8-28 12:08 PM 發表
( J. [; T$ I7 g; cfoundry 提供的design rule 　是有規定power line 多長需搭配一個power clamp device
. `0 X% |' A" f) I& }8 j) f/ q經過你的解釋總算比較清楚~~
( `: D  Z0 w5 [感恩~~

5 }; _5 `6 @3 f4 d$ I$ ~* U
' A" `! t5 d& c. N: q0 h
如果fab没有相关的designrule,经验值是多少？

odim

foundry的guideline基本上是1000um放一個,
9 B% \3 {1 K# O$ H) Z5 S/ W* V實際上的概念是任何IO對power clamp的metal 阻值小於3 Ohm,
: v2 _  b( x& n1 I5 D6 Q$ ?而更先進的製程進一步規定需小於1 Ohm.

ritafung

請問你們使用哪一種類型的I/O cell設計?

3 K3 w5 [5 \: {" d7 k, v" \% u1) Local cell (PDIO + NDIO) + RC trigger clamp
2) Local cell (GDPMOS + GGNMOS) + RC trigger clamp
1 m2 V* Y( w: r9 S& m3) Purely GGNMOS

( H/ ]( ]+ h1 j: {# G* S& ~For RC trigger clamp, how much RC do you design? My company needs 4KV HBM.

cthsu1

看是哪一家製程
RC設計大於 100ns 小於 1us 即可
+ D$ H' j& M. b. G6 v$ v3 X5 }4kV 的話  NMOS 要化大一些

semico_ljj

原帖由 odim 於 2008-3-20 09:56 PM 發表
' S, t- q' b+ G0 p$ Xfoundry的guideline基本上是1000um放一個,
% C' ^9 C) [% y. V實際上的概念是任何IO對power clamp的metal 阻值小於3 Ohm,
而更先進的製程進一步規定需小於1 Ohm.

6 n/ b' Y: u2 d9 L! K/ M$ d. i
1 D0 m2 \5 s% `4 k" I+ d这个我也听说过，应该是比较好的经验值！不过power clamp的metal 阻值小於3 Ohm,比较难实现！

semico_ljj

原帖由 cthsu1 於 2008-9-8 11:15 PM 發表
; v9 D% Y, U; c+ H% Q看是哪一家製程
0 U/ j% c: t) ?+ l! XRC設計大於 100ns 小於 1us 即可
! Q5 Y6 V. d  h4kV 的話  NMOS 要化大一些

0.5um process的话，到5KV没问题，0。35um以下4kv可能也可以！……………………

ritafung

我現在做的是0.13um,要4kV,而且是multi-power domain,有點困難...
/ v1 P5 W  `2 r: v& {Layout 的要求非常高! 但是永遠實際上是做不到~~~trade-off~~

semico_ljj

0.13um,要4kV?呵呵，有点难，不过论文上说可以到5K∼6K，可以查查看！