如何減少RC效應?

breaking622

小弟我在畫BANDGAP的電路,不過畫出來去看他的波形和原本模擬HSPICE的波形差很多!

- _1 @# ]9 ]0 I1 `  V所以在想說會不會有可能是RC效應造成結果.不過我不是很懂LAYOUT上的一些物理效應.
6 K0 X3 O) B  f2 ]- O. e+ @2 h% Z/ b: K) a
希望有人可以幫我解答一下.也希望可以知道在畫一個LAYOUT上他的跑線該怎麼跑會比較合適!

: U! g" S  i# c6 [謝謝!

edengod

沒給你的 BANDGAP 的電路 及 Layout
6 g4 d  o( k* F1 V" |很難知道你的問題在哪邊

若方便  請 PO 一下吧

u9513349

還沒嘗試過劃混合的電路~

不過之前上課老師說盡量能把METAL能簡短就短~

因為METAL帶著許多的RC效應

kf_chiang

bandgap 電路如果有使用  BJT 的話,應該使用 同心圓 排列,如果電阻有比例性的話,應該考慮 matching 的交錯排法,對於 gate 接在一起的 MOS 也應該考慮 matching 的交錯排法,如此應該會有所改善,提供給你做參考.

duckdh

儘量縮短彼此之間的距離,
這樣有助於消滅額外的雜訊干擾,
越短越佳

yhchang

我覺得可以用一個簡單的方法
  c3 g5 T+ @, ^& I3 n2 ^  u就是把你的Bandgap的LPE檔案拿出來看
把寄生電容排序一下
, p/ s5 l( j/ S  G1 ]: V+ B再把寄生最嚴重的幾個點拿出來看
看看寄生效應最嚴重的點是在你電路的哪些地方?
3 e. t; b0 K- T' b% e, s其實這些點只要出現在你的 Cueent Mirror或是BJT或是Resistance
或OP附近   相信都會對你的Bandgap 它整體的Performance
7 I! X: U: F+ h  D( a) V+ a, v造成很嚴重的影響
0 `+ o& x& ~% v+ c" V: ^3 P( m然後你再去想  到底該 怎麼重畫它  才可以降低這些點的
Parastic Capacitance

5 o( q$ X& E( T[ 本帖最後由 yhchang 於 2008-1-27 11:13 PM 編輯 ]

breaking622

這是我的電路圖和LAYOUT圖.
1 L; C$ Y+ Y6 {

6 P* `; U7 _/ d& z( O我有想要看LPE,不過我看不出來他的排序.

3 Q5 b# L, F" N* y! \4 ], J( A. }謝謝各位高手給我這麼多建議~~

edengod

看過你的圖了
1.BJT 上線太亂了   3條線  卻拉了很多不必要的線
2.在圖中間 CAP 跟MOS 間的線交錯太多了
3.電路圖跟 layout 是不符的 電路圖的 R 都是1K Layout 一看就明顯差很多
4.電路圖 也不是正確對的
" {9 X5 @! G" W6 O" R' ^$ d2 V5.VREF 是哪根線  因電路圖跟 layout 是不符的  是看不出來的
! O# F9 Y: _" S, K  E6.你沒說哪個 RC 不好   我只能猜 VREF
7.我猜VREF 是圖左上 R 出來後又分兩條線的哪根 就圖最上方的哪條線
你就 R1 連到 NMOS Drain 的路經太長 R2 連到 Pmos Gate 也太長
' E( [) }4 Q( v- s( D我認為你標 M2 的為 NMOS M1 的是 PMOS
% ]* f$ M! q6 ^1 M5 o+ o若上述都給我猜中 哪你要 減少 VREF RC效應  就將R由左邊改到右邊 BJT 接到 R 的線也要改成
跟現在一樣是靠近的   是不是這樣呢  給我說一下  謝謝

breaking622

1.因為BJT上一些元件是要接在一起的,所以才這樣畫.因為小弟也不知道還可以怎樣去接線.
8 b6 x4 h! P- s請問大大有什麼可以建議我去修改的呢?

2.為了要避免圖中間交錯線太多,是否要把整個電路從新排列過呢?
1 O% P1 X: C( n0 Q
/ v6 i" Z. r# t! D( }0 m! o, j1 O3.抱歉,因為真正的電阻值我沒有打上去.因為身邊沒有此電路圖的電子檔,
/ M( }6 r' c) Y所以上面的元件都沒有尺寸.
+ P5 C/ G+ \) k0 [
4.電路圖不是正確的是指??這個電路圖沒有任何功能??
! x# ?' `8 ~7 }8 T5 X' P
! w. {* W( D, q2 e4 w0 `' s5.VREF是再電阻的第二根
3 U9 S5 A8 m, Z2 D7 N; A9 U
6.想請問大大,該怎麼去看他哪一個區塊的RC效應比較嚴重??
& E/ r% Y- H! R- C" N" E, i  所以小弟我也不知道哪一部分的RC效應比較嚴重.
  A) N4 m4 C! j, ]+ y+ @7 H3 L我知道把它萃取出來去RUN HSPICE之後可以看到一大堆的R值和C值,
不過我不知道該怎麼去找那些是在佈局圖的哪裡.
9 `1 t, B- _8 o) X
" ~7 U, x5 _; ~7.我標M2的是 PMOS   M1的是NMOS ,路徑太長我在想把法去把它縮減.
2 B1 H( M+ P- \" y) R/ _

$ P& m* n; M1 W* Q- D. O謝謝大大的解說!!

breaking622

想請問大大~~~~該怎麼看LPE檔裡面的電容排序??

yhchang

做完 LPE 之後    能過LPE就表示LVS也通過了
: T! ?! U' Q: O( E7 o這時候電路上 你想要看的節點   即使沒有打LABEL 也應該會有流水號
應該會是以 Hierarchical 形式 呈現

% m7 O7 @9 V. H3 p7 Z- {: O以Calibre來說  會是這樣的格式

寄生電容編號          節點名稱A                      節點名稱B     寄生電容值                        
7 B2 g7 i( O: q, Rc000012345           xsdctl.xyctl.n1n4316       vss               7.66ff
c000012346           xsdctl.xyctl.rba0              vss                8.50ff
! s/ r' u8 v& }: H& ~% p* [- w....
  X) d1 s& v7 P
" F# |7 h9 I  z2 s: }* c( Y這裡的節點AB可以是
可以是某個點對VSS的電容
也可以是兩個點之間的 Couple 電容

; r9 s& @! V2 D% S6 i/ `) v  x不知道這樣有沒有回答到你的問題
3 z# [  z: y; a% e9 A如果你去點 你的電路的 Line  應該會出現流水號的節點名稱
2 a/ x; x- `8 u5 [& U你再去看 LPE檔案裡面有沒有那個節點名稱 對 VSS的寄生電容值

yhchang

抱歉一文多貼   只是我覺得兩篇文章好像都可以用同樣的答案來回覆 ^_^|||
8 a& E& L; ]; c. R$ ?7 S9 d% d
6 e! S3 q5 ]( Q/ S; m* |8 g我印象中 Calibre 有三種抽取方式

( q, n; v* }5 u, s# a1.  Lump
2. Distribute
3. point to point
, w1 m0 b0 Z' r$ S- M
5 ~5 H- F% Y+ X  \* G. [* O2 p選第二種  第二種是把 節點 用 RC  Pai-model(抱歉不會寫數學符號)的形式表示
5 L8 D9 R( {! p* `5 L+ E1 N; g# x) G所以會看不到該節點的 total 的寄生電容
- b/ |9 r! |: _- X+ {2 z
' f" |( ~; E, F. m2 ]& N" ~6 q* x選第一種  會把 該點對地的電容算出來  但是電阻會被忽略
: Z, V5 y3 P8 m0 ^選第三種  除了 RC Pai-model之外還會有 couple電容出現.
5 ]8 c9 ]' a0 c3 L: s0 m
所以選擇第一種抽取方式 應該是你想要的單點對地的寄生電容  電阻的部份 自己看製程資料的
各層的 square電阻 自己model就可以了.

選擇第一種抽取方式 得到LPE之後   在把電容值做排序
; o  B1 W$ b0 _, Osort -n +2  lpe_file  >!  new_file
6 o3 W* ^, e2 P" G5 ?- z, m就可以看到  哪些節點比較 Critical了
自然就會明白 那些節點在連接的時候,  Layout畫得不好.
3 P& l% q" l6 @( S+ b2 ?
3 W- p, H: W$ U$ x1 g0 G2 G+ D* p[ 本帖最後由 yhchang 於 2008-1-31 11:03 PM 編輯 ]

minxia.lee

看完了各位的评论，很有收获，有个问题，在dracula中怎么编译lpe文件（command file已经写出，但不知道怎么运行）？

小緯仔

多注意matching還有少用poly來當導線
+ J$ r9 [9 ^+ z7 T9 R0 `* ~因為poly的阻值很高

I1121MISSHONEY

多謝大家的分享心得
此類資料對我幫助很大
7 n! E8 a, }5 u6 }0 H7 p幸虧有你門分享可以讓我學到更多

viasanviasan

蓄短當然是越好；但考量到Noise或Floorplan，而無法避免時，還有些原則:
- I7 o2 M( D5 `% [出circuit的線或稱Pin的width應儘量寬(可與Drain or source端可出METAL相同)，
0 X4 w* u+ Z/ j7 p) g. b, n出Pin後的Path以砲管型Metal逐步加寬!
0 P4 O; a& D1 Q6 N5 u4 f% h/ Z並可用多層Metal來layout，並在可用的Routing Layer多層次間加入Metal(Overlap layer)，
最重要的是，在不同層次的Metal間，打滿VIA(VIA電阻遠大於Metal! 相關RC參數在Design Rule中有資訊)。

lnxmj

dracula 中运行lpe　与运行lvs基本一样．你可以运行一下,看输出文件．