負載為大電容時的buffer設計

g9664414 · 發表於 2007-10-9 18:09:22

當輸出端無法推大電容時需要在多加buffer
請問此buffer要如何設計?!
確切的流程為何?!
謝謝大家^^

m851055 · 發表於 2007-10-10 06:07:13

一般為第一級M=1 第二級 M=2 第三級 M=3 第四級 M=4 ........，必須注意需為偶數。

g9664414 · 發表於 2007-10-10 14:19:37

不是應該要看電容的大小來決定每一級mos的大小嗎?!
謝謝回答喔!!

m851055 · 發表於 2007-10-10 14:30:22

你應該是指Length及width吧，如果是length、width建議作spice sim。

g9664414 · 發表於 2007-10-10 16:33:33

嗯嗯~沒錯!
那要怎麼模擬呢?!
假設負載為5pf
但現在電路的輸出只推的動1pf
那我的buffer該怎麼設計呢?!
謝謝回答!!

m851055 · 發表於 2007-10-10 17:41:52

你是指不會模擬軟體嗎?還是你不會參數測定?

如果只是參數設定的畫一般MOS只有length width M就足夠了如果不夠就多加幾級或M數提高

或者直接用MOS設計一個電路去加大電流

g9664414 · 發表於 2007-10-11 02:00:08

不是軟體耶...
我的問題是
每一極inverter(也就是buffer)的 pmos & nmos的size
該怎麼去求?!
我記的好像是跟電路輸出端能呈受的電容大小 & 要掛的負載電容多大有關
ex:假設現在的電路輸出端可以承受1pf的loading
但如果是要改成推5pf的loading
那buffer size該怎麼設計?!
我知道要設計成偶數級
那每一級跟每一級間mos的size是成倍數關係嗎?!倍數是?!
開始推的第一級size又是多少呢?!
謝謝回答!!

m851055 · 發表於 2007-10-11 21:36:21

你所說的問題在spice ，就可以try出來了，你這樣問感覺很奇怪。

一般length為最小值，PMOS之width為NMOS之width的2-3倍。你可以try PMOS width=8 NMOS width=4試試看。

sjhor · 發表於 2007-10-12 09:09:51

這個應該是很苦老的問題了!!
我記得吳重雨老師曾經敎過!
最佳的倍數是 e 約等於  2.78倍!!
目前常用的是 3 ~ 4 倍!!
最好是看你的 rising  & falling time 與 total delay time 的 simulation 來決定!!  比較好!!
而且此 Buffer 也不要串太多比較好!!

此篇應該放到  analog 版比較適合唷!!

yhchang · 發表於 2008-2-3 10:51:13

這問題在一些 VLSI Design 的課本上會提到

與9樓所說的相同 Inverter  做Buffer來推動時
一定是偶數級來推動
倍率上  用數學公式求到的  最佳化的 Inverter delay optimal的值就是e
也就是 2.71828.....
但實質上電路的使用
譬如我們  多半都是  2倍到4倍之間
比如第一級是 2/1 倍數是 3倍的話
第二級就是  6/3 第三級是  18/9 以此類推
推動到  你最後一級的  推Loading的 slope 在  0.5-0.8ns上下
然後使用的總面積也不會太大的情況下
就是一個最佳的Buffer推動方式

Shouwei · 發表於 2008-2-3 11:59:40

恩，樓上的板主都說得很清楚了(俗稱這種buffer為taped buffer or supper buffer)
大部分還是用3就好了
記得layout時要很注意哦~因為越往後面，mos高度越高
建議使用finger type來畫後面的mos讓大家的mos都跟第一級一樣高
然後contact多打幾個，特別是在輸入、輸出端
metal打大片一點
畢竟大size的buffer流過的電流較大
會有dc power的問題

yoyo20701 · 發表於 2008-2-19 18:07:59

喔~~了解囉~~多謝大大的解答唷~~~謝謝你~感謝你

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