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[問題求助] 負載為大電容時的buffer設計

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1#
發表於 2007-10-9 18:09:22 | 只看該作者 回帖獎勵 |倒序瀏覽 |閱讀模式
當輸出端無法推大電容時需要在多加buffer2 Q- A) c; e: D. C& o3 Q% `
請問此buffer要如何設計?!
' t0 l  q* h! c7 E  t. L確切的流程為何?!
' X9 t. @/ |. W5 z* E/ L5 K謝謝大家^^

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2#
發表於 2007-10-10 06:07:13 | 只看該作者
一般為第一級M=1 第二級 M=2 第三級 M=3 第四級 M=4 ........,必須注意需為偶數。

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3#
 樓主| 發表於 2007-10-10 14:19:37 | 只看該作者
不是應該要看電容的大小來決定每一級mos的大小嗎?!
& v% g2 x& B: C" p- ]% ~; ~3 v謝謝回答喔!!
4#
發表於 2007-10-10 14:30:22 | 只看該作者

回復 3# 的帖子

你應該是指Length及width吧,如果是length、width建議作spice sim。

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5#
 樓主| 發表於 2007-10-10 16:33:33 | 只看該作者
嗯嗯~沒錯!
+ I  r# R2 P$ P# S+ q那要怎麼模擬呢?!
* g7 S# X9 i+ W0 Y. ^假設負載為5pf% e+ x& y2 K& e* d5 W% j1 _4 S: Y
但現在電路的輸出只推的動1pf
' o% L9 Z' f9 D5 T, Q9 }# p# X那我的buffer該怎麼設計呢?!
3 f; i' X; ^: Z: Y4 \6 ~  M謝謝回答!!
6#
發表於 2007-10-10 17:41:52 | 只看該作者

回復 5# 的帖子

你是指不會模擬軟體嗎?還是你不會參數測定?2 K9 ?2 [; b. }% n2 b: D" m
3 r% Q/ h2 j7 c9 `
如果只是參數設定的畫一般MOS只有length  width  M就足夠了如果不夠就多加幾級或M數提高( K) E! Z/ K: m0 }4 x2 R0 t

( P, @0 ?: i* y- f2 Z: M  H1 l或者直接用MOS設計一個電路去加大電流

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7#
 樓主| 發表於 2007-10-11 02:00:08 | 只看該作者
不是軟體耶...% X: G, T! K( v2 h* U9 s& w: \
我的問題是
1 k2 m8 M2 V  J" u每一極inverter(也就是buffer)的 pmos & nmos的size! B) z/ `: u/ V" E' v
該怎麼去求?!! R' E2 @/ G, [! Z! L( r' c& r5 r
我記的好像是跟電路輸出端能呈受的電容大小 & 要掛的負載電容多大有關' X5 _& Y$ K; O. j8 A
ex:假設現在的電路輸出端可以承受1pf的loading
8 {6 \( j( O$ E! L7 T+ i   但如果是要改成推5pf的loading, w( R1 L% G' ^7 e8 J( D' T
   那buffer size該怎麼設計?!+ o9 w; r8 ]1 y; a
   我知道要設計成偶數級
! g8 ?' Q" O6 Q, m, m2 i3 i: x    那每一級跟每一級間mos的size是成倍數關係嗎?!倍數是?!, C3 i( D) e% W, P9 V& b( T
   開始推的第一級size又是多少呢?!
1 F9 T8 o" }8 O謝謝回答!!
8#
發表於 2007-10-11 21:36:21 | 只看該作者

回復 7# 的帖子

你所說的問題在spice ,就可以try出來了,你這樣問感覺很奇怪。
8 c% O! Q% _! }& t% I" l
1 m' \- i  |- W7 ?# X
% `; d! U+ H; U" [一般length為最小值,PMOS之width為NMOS之width的2-3倍。你可以try PMOS width=8 NMOS width=4試試看。
9#
發表於 2007-10-12 09:09:51 | 只看該作者
這個應該是很苦老的問題了!!
' {9 h# ]7 |' B) r( C$ v  I我記得吳重雨老師曾經敎過!$ T! X+ P. Q$ T7 o1 f4 v9 ^5 r" M& m, @2 Z
最佳的倍數是 e 約等於  2.78倍!!/ g" c- X4 b4 t# T9 V9 e1 {7 q
目前常用的是 3 ~ 4 倍!!
7 H9 P' X9 \  j" E! L& ~最好是看你的 rising  & falling time 與 total delay time 的 simulation 來決定!!  比較好!!
0 k: |% w( p& ?5 S而且此 Buffer 也不要串太多比較好!!
. z, |+ H3 B! v
; }" R- O  S: I4 t此篇應該放到  analog 版比較適合唷!!
10#
發表於 2008-2-3 10:51:13 | 只看該作者

回復 1# 的帖子

這問題在一些 VLSI Design 的課本上會提到
/ s- P- }! g6 q  s7 t
+ X  d9 z% f; ^- J5 `* f7 `0 y與9樓所說的相同   Inverter  做Buffer來推動時
; Z. [$ A# _/ W" B: Q0 q一定是偶數級來推動$ d8 ~6 `; A# D+ j4 `' h
倍率上  用數學公式求到的  最佳化的 Inverter delay optimal的值就是e
0 |$ r7 x2 x5 y  F2 @) F" E9 U5 y7 d也就是 2.71828.....5 }" f6 k7 w$ J/ a
但實質上 電路的使用
5 n! T# r6 b* C0 X* _0 M譬如我們  多半都是  2倍到4倍之間, Y2 j8 X6 P0 r/ ~# J) [9 K
比如 第一級是    2/1   倍數是 3倍的話/ I: K% K! X6 ]6 q+ x6 v6 ^9 a
第二級就是  6/3   第三級是  18/9   以此類推
/ R; f3 Y6 O3 V2 r5 \  d推動到  你最後一級的  推Loading的 slope 在  0.5-0.8ns上下: E3 V% d9 P. g% _2 e
然後使用的總面積也不會太大的情況下! T  P+ `) t" h+ A- u/ w+ [6 F
就是一個最佳的Buffer推動方式
11#
發表於 2008-2-3 11:59:40 | 只看該作者
恩,樓上的板主都說得很清楚了(俗稱這種buffer為taped buffer or supper buffer)& I4 n( c2 B1 Z5 h8 l- j7 _
大部分還是用3就好了
; m7 H$ a+ G1 T% z. t# P2 v記得layout時要很注意哦~因為越往後面,mos高度越高5 ^2 {, ~+ w7 O+ b6 O! h. N  }
建議使用finger type來畫後面的mos讓大家的mos都跟第一級一樣高1 E+ X7 g1 d4 N/ p
然後contact多打幾個,特別是在輸入、輸出端
  r/ J, w( g: G" A, Y2 @metal打大片一點
2 S7 g7 }9 U$ e, z3 N+ {畢竟大size的buffer流過的電流較大7 o0 ]1 q) c! d% Q
會有dc power的問題
12#
發表於 2008-2-19 18:07:59 | 只看該作者
喔~~了解囉~~多謝大大的解答唷~~~謝謝你~感謝你
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