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Chip123 科技應用創新平台»論壇 › Chip1 -- 基礎元件 › Layout設計討論區 › 負載為大電容時的buffer設計
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[問題求助] 負載為大電容時的buffer設計

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1#
發表於 2007-10-9 18:09:22 | 只看該作者 回帖獎勵 |倒序瀏覽 |閱讀模式
當輸出端無法推大電容時需要在多加buffer9 t3 n6 ~5 C+ q+ f) d4 {
請問此buffer要如何設計?!! Z/ H6 d" \4 `5 E
確切的流程為何?!2 D/ Y5 y/ _5 }' c/ c8 |! m
謝謝大家^^

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m851055
2#
發表於 2007-10-10 06:07:13 | 只看該作者
一般為第一級M=1 第二級 M=2 第三級 M=3 第四級 M=4 ........，必須注意需為偶數。

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3#
 樓主| 發表於 2007-10-10 14:19:37 | 只看該作者
不是應該要看電容的大小來決定每一級mos的大小嗎?!
8 G, w2 b6 i+ c$ h, |! A# w謝謝回答喔!!
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m851055
4#
發表於 2007-10-10 14:30:22 | 只看該作者

回復 3# 的帖子

你應該是指Length及width吧，如果是length、width建議作spice sim。

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5#
 樓主| 發表於 2007-10-10 16:33:33 | 只看該作者
嗯嗯~沒錯!
) m6 K: o+ t' l2 l. d  n/ u那要怎麼模擬呢?!! X% w7 D1 o  `
假設負載為5pf, _3 w( [5 s9 Y
但現在電路的輸出只推的動1pf
7 v6 G+ c* J2 q  Y; U1 a那我的buffer該怎麼設計呢?!9 |5 b" P0 C" ?) ^4 `. N! V4 @" x
謝謝回答!!
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m851055
6#
發表於 2007-10-10 17:41:52 | 只看該作者

回復 5# 的帖子

你是指不會模擬軟體嗎?還是你不會參數測定?
; e+ P- q9 r! y4 n
! c9 T! B4 a% K) R8 }如果只是參數設定的畫一般MOS只有length  width  M就足夠了如果不夠就多加幾級或M數提高4 `1 @4 k7 J5 c8 P
3 ?. H. Q% b# ]; x' b6 _
或者直接用MOS設計一個電路去加大電流

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7#
 樓主| 發表於 2007-10-11 02:00:08 | 只看該作者
不是軟體耶...! K7 a) p* ~* Z7 ]0 T" P, F* l
我的問題是5 X' w4 k$ `/ U
每一極inverter(也就是buffer)的 pmos & nmos的size& u2 D* W+ F1 l- w
該怎麼去求?!
( f- {( f. s5 m6 K! D' j* D% J我記的好像是跟電路輸出端能呈受的電容大小 & 要掛的負載電容多大有關
, K! a0 G& h* x  G# sex:假設現在的電路輸出端可以承受1pf的loading5 ^! y3 D6 {+ `( k) B  K  l, p; Y
   但如果是要改成推5pf的loading5 l* x# A1 |- W+ u1 n4 Z# s
   那buffer size該怎麼設計?!% k. |) d0 O$ r) `# t
   我知道要設計成偶數級, }4 s7 K/ d; M. P  q$ S2 a" {9 D; D
    那每一級跟每一級間mos的size是成倍數關係嗎?!倍數是?!2 ]/ p. T% \+ t# v% m8 F
   開始推的第一級size又是多少呢?!  P$ e6 j4 w. ^& r( M5 q
謝謝回答!!
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m851055
8#
發表於 2007-10-11 21:36:21 | 只看該作者

回復 7# 的帖子

你所說的問題在spice ，就可以try出來了，你這樣問感覺很奇怪。
! x4 \9 h% g' p7 `) V+ o& U
5 {' b% Y. Z% ~% d4 o
" ?( s  [  s- w一般length為最小值，PMOS之width為NMOS之width的2-3倍。你可以try PMOS width=8 NMOS width=4試試看。
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sjhor
9#
發表於 2007-10-12 09:09:51 | 只看該作者
這個應該是很苦老的問題了!!7 r4 W4 A" |' @9 E% A2 l6 A
我記得吳重雨老師曾經敎過!
, W1 l" Q2 R1 u* m, N% w最佳的倍數是 e 約等於  2.78倍!!+ @1 D# D8 \/ _2 P2 Q+ D
目前常用的是 3 ~ 4 倍!!4 z. B, @7 E) t: {" [: B
最好是看你的 rising  & falling time 與 total delay time 的 simulation 來決定!!  比較好!!# a7 E3 K2 f) O: l6 K3 W
而且此 Buffer 也不要串太多比較好!!9 [5 @$ l: G5 c( e; {1 t; m9 p
9 O8 O9 {0 z0 ]) t" b' R/ K3 Q
此篇應該放到  analog 版比較適合唷!!
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yhchang
10#
發表於 2008-2-3 10:51:13 | 只看該作者

回復 1# 的帖子

這問題在一些 VLSI Design 的課本上會提到
' H2 u& V- S3 h8 o- E) \3 R% {6 z% J: l# c
與9樓所說的相同   Inverter  做Buffer來推動時, U: _& e. h" F; U
一定是偶數級來推動
$ ~) x" k4 k2 h7 S" a倍率上  用數學公式求到的  最佳化的 Inverter delay optimal的值就是e
* ~1 ]8 m+ U2 w6 c; ]也就是 2.71828.....
0 a) P. T9 W) q5 |  S/ c4 V但實質上 電路的使用, ?; a2 j4 n1 V7 c0 |' p& h  E
譬如我們  多半都是  2倍到4倍之間
0 Y+ l' k# m2 E$ }5 a( E比如 第一級是    2/1   倍數是 3倍的話/ ^4 l" l2 t0 U. Q$ t' }" k
第二級就是  6/3   第三級是  18/9   以此類推
7 y3 J+ Q* q# @. r推動到  你最後一級的  推Loading的 slope 在  0.5-0.8ns上下& {5 h2 W2 a$ k5 u/ @0 }3 J  P) W
然後使用的總面積也不會太大的情況下  d0 V. q' f, V
就是一個最佳的Buffer推動方式
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Shouwei
11#
發表於 2008-2-3 11:59:40 | 只看該作者
恩，樓上的板主都說得很清楚了(俗稱這種buffer為taped buffer or supper buffer); F2 O: U7 O! A* m: q( x
大部分還是用3就好了% `9 q  D# ^! U/ O2 d% e
記得layout時要很注意哦~因為越往後面，mos高度越高% d. D, a- v& ^) ^1 y5 W# Q# s
建議使用finger type來畫後面的mos讓大家的mos都跟第一級一樣高
& @4 g% w. H- n9 z然後contact多打幾個，特別是在輸入、輸出端. x4 j: ]4 `7 F8 P1 j6 d3 D
metal打大片一點: l% }1 n2 j, l& }8 S1 U
畢竟大size的buffer流過的電流較大
- M4 l. N3 Q$ E7 ~; K/ P會有dc power的問題
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12#
發表於 2008-2-19 18:07:59 | 只看該作者
喔~~了解囉~~多謝大大的解答唷~~~謝謝你~感謝你
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