如何減少RC效應?

breaking622

小弟我在畫BANDGAP的電路,不過畫出來去看他的波形和原本模擬HSPICE的波形差很多!

所以在想說會不會有可能是RC效應造成結果.不過我不是很懂LAYOUT上的一些物理效應.
8 p; _/ O' ^, Y2 `/ a% Q+ g$ F
1 }" [6 L- v7 I0 I5 X) N! E/ X5 s希望有人可以幫我解答一下.也希望可以知道在畫一個LAYOUT上他的跑線該怎麼跑會比較合適!

* j# F1 J; k9 L- \& k4 M0 M4 }' K# X/ F謝謝!

edengod

沒給你的 BANDGAP 的電路 及 Layout
) I7 R8 A- e6 s/ a% F很難知道你的問題在哪邊

若方便  請 PO 一下吧

u9513349

還沒嘗試過劃混合的電路~
7 `. l) B; z* E( a1 b* c" C/ R8 c8 R
不過之前上課老師說盡量能把METAL能簡短就短~
5 ^" c8 y4 z) d! I
$ M# c& ~# h. R% ^0 d; C因為METAL帶著許多的RC效應

kf_chiang

bandgap 電路如果有使用  BJT 的話,應該使用 同心圓 排列,如果電阻有比例性的話,應該考慮 matching 的交錯排法,對於 gate 接在一起的 MOS 也應該考慮 matching 的交錯排法,如此應該會有所改善,提供給你做參考.

duckdh

儘量縮短彼此之間的距離,
0 a* b- w4 s$ Z3 Z  z% k這樣有助於消滅額外的雜訊干擾,
越短越佳

yhchang

我覺得可以用一個簡單的方法
7 G4 l. z4 g0 i4 ~$ `就是把你的Bandgap的LPE檔案拿出來看
/ M! y. w) l3 U/ @( Z( _把寄生電容排序一下
$ S' s; @5 q; K  I9 Q. X  V再把寄生最嚴重的幾個點拿出來看
看看寄生效應最嚴重的點是在你電路的哪些地方?
其實這些點只要出現在你的 Cueent Mirror或是BJT或是Resistance
或OP附近   相信都會對你的Bandgap 它整體的Performance
造成很嚴重的影響
: b0 m1 P! T4 _# K; U- d- q2 T4 f, O然後你再去想  到底該 怎麼重畫它  才可以降低這些點的
& A. B0 L9 `; V8 x1 ], VParastic Capacitance

[ 本帖最後由 yhchang 於 2008-1-27 11:13 PM 編輯 ]

breaking622

這是我的電路圖和LAYOUT圖.

5 `, f9 v% y' U
我有想要看LPE,不過我看不出來他的排序.

) ~, o  R: ?5 D  F. e謝謝各位高手給我這麼多建議~~

edengod

看過你的圖了
1.BJT 上線太亂了   3條線  卻拉了很多不必要的線
2.在圖中間 CAP 跟MOS 間的線交錯太多了
3.電路圖跟 layout 是不符的 電路圖的 R 都是1K Layout 一看就明顯差很多
& L! R) b5 a. K$ g9 Z  @; J4.電路圖 也不是正確對的
4 v6 B" V# z2 j+ ?( \+ {& R- B; D5.VREF 是哪根線  因電路圖跟 layout 是不符的  是看不出來的
6.你沒說哪個 RC 不好   我只能猜 VREF
; s! Y7 l; z- z# U& w7.我猜VREF 是圖左上 R 出來後又分兩條線的哪根 就圖最上方的哪條線
2 s, U/ \3 _1 v8 X5 i. O你就 R1 連到 NMOS Drain 的路經太長 R2 連到 Pmos Gate 也太長
( ~. _/ P) q! Q  s% P4 `我認為你標 M2 的為 NMOS M1 的是 PMOS
若上述都給我猜中 哪你要 減少 VREF RC效應  就將R由左邊改到右邊 BJT 接到 R 的線也要改成
' L: G, D9 ~* Q3 O' B跟現在一樣是靠近的   是不是這樣呢  給我說一下  謝謝

breaking622

1.因為BJT上一些元件是要接在一起的,所以才這樣畫.因為小弟也不知道還可以怎樣去接線.
請問大大有什麼可以建議我去修改的呢?
. K2 U: L( L' N: l7 F3 {7 l. ~; [$ Z
2.為了要避免圖中間交錯線太多,是否要把整個電路從新排列過呢?
' X  d3 X$ U0 A3 @8 t, o3 y+ d, C
. B; |+ A6 o2 H0 |  t% D3.抱歉,因為真正的電阻值我沒有打上去.因為身邊沒有此電路圖的電子檔,
* ~' q5 m5 S0 z+ Z4 O所以上面的元件都沒有尺寸.

( Z" x9 G$ W7 T+ p! }4.電路圖不是正確的是指??這個電路圖沒有任何功能??
7 i* \- k4 u, A, V% e! r% C5 R
+ O' d& R, M5 T, U5.VREF是再電阻的第二根

6.想請問大大,該怎麼去看他哪一個區塊的RC效應比較嚴重??
  所以小弟我也不知道哪一部分的RC效應比較嚴重.
$ @, j9 v0 }0 p% |0 y我知道把它萃取出來去RUN HSPICE之後可以看到一大堆的R值和C值,
不過我不知道該怎麼去找那些是在佈局圖的哪裡.
& E/ c* K6 Y7 X! f6 \0 p
: C1 y* Y4 w$ }7.我標M2的是 PMOS   M1的是NMOS ,路徑太長我在想把法去把它縮減.

; v! T* ^4 b5 b5 |  `& h, K
謝謝大大的解說!!

breaking622

想請問大大~~~~該怎麼看LPE檔裡面的電容排序??

yhchang

做完 LPE 之後    能過LPE就表示LVS也通過了
這時候電路上 你想要看的節點   即使沒有打LABEL 也應該會有流水號
應該會是以 Hierarchical 形式 呈現
2 q2 |5 b8 y7 K( A% P$ ^/ k! ^
以Calibre來說  會是這樣的格式

8 R! j1 V3 O2 a9 d寄生電容編號          節點名稱A                      節點名稱B     寄生電容值                        
# [0 o1 k7 W3 `3 G% y0 O( {8 bc000012345           xsdctl.xyctl.n1n4316       vss               7.66ff
, f6 z( z3 R$ L3 l# \5 d- ]1 [7 l# Ac000012346           xsdctl.xyctl.rba0              vss                8.50ff
....

+ O4 k1 G# P/ Q, u這裡的節點AB可以是
+ I" s) ?. K2 N' F& u: k可以是某個點對VSS的電容
也可以是兩個點之間的 Couple 電容
5 [; H% b  h5 x' V" x
) P. A- P9 Z3 O! w6 `6 R不知道這樣有沒有回答到你的問題
如果你去點 你的電路的 Line  應該會出現流水號的節點名稱
/ q9 R# t. E- h2 q你再去看 LPE檔案裡面有沒有那個節點名稱 對 VSS的寄生電容值

yhchang

抱歉一文多貼   只是我覺得兩篇文章好像都可以用同樣的答案來回覆 ^_^|||
- D! `6 t1 @' G' M
- h( \) z9 S4 s6 u我印象中 Calibre 有三種抽取方式

4 q6 k5 ~" u! R1 {' v6 `2 T9 e1.  Lump
6 p. }: _5 U5 M/ T% C/ B5 {2. Distribute
3. point to point

+ d3 \; d% U0 [9 c3 D" V4 D選第二種  第二種是把 節點 用 RC  Pai-model(抱歉不會寫數學符號)的形式表示
所以會看不到該節點的 total 的寄生電容

選第一種  會把 該點對地的電容算出來  但是電阻會被忽略
: B5 ]. l( h1 V1 g9 I選第三種  除了 RC Pai-model之外還會有 couple電容出現.

) \5 G+ F# \6 J) t所以選擇第一種抽取方式 應該是你想要的單點對地的寄生電容  電阻的部份 自己看製程資料的
各層的 square電阻 自己model就可以了.
% Q* U6 T- e  p. h& a- ?
選擇第一種抽取方式 得到LPE之後   在把電容值做排序
- S; K  S/ p; B  K9 vsort -n +2  lpe_file  >!  new_file
6 ]( g2 l: c  [8 K& \就可以看到  哪些節點比較 Critical了
自然就會明白 那些節點在連接的時候,  Layout畫得不好.
  \" B4 a% U& K( {7 `6 g. f6 s6 x
[ 本帖最後由 yhchang 於 2008-1-31 11:03 PM 編輯 ]

minxia.lee

看完了各位的评论，很有收获，有个问题，在dracula中怎么编译lpe文件（command file已经写出，但不知道怎么运行）？

小緯仔

多注意matching還有少用poly來當導線
因為poly的阻值很高

I1121MISSHONEY

多謝大家的分享心得
4 y3 [1 y/ b- w6 h6 i此類資料對我幫助很大
8 W/ W5 F, v, m! d幸虧有你門分享可以讓我學到更多

viasanviasan

蓄短當然是越好；但考量到Noise或Floorplan，而無法避免時，還有些原則:
2 v+ H! `* s; d9 K出circuit的線或稱Pin的width應儘量寬(可與Drain or source端可出METAL相同)，
: o7 ~! P; M, {5 ~出Pin後的Path以砲管型Metal逐步加寬!
1 N* {7 k9 z. r7 p  A並可用多層Metal來layout，並在可用的Routing Layer多層次間加入Metal(Overlap layer)，
  |* `7 w6 ~0 `( h最重要的是，在不同層次的Metal間，打滿VIA(VIA電阻遠大於Metal! 相關RC參數在Design Rule中有資訊)。

lnxmj

dracula 中运行lpe　与运行lvs基本一样．你可以运行一下,看输出文件．