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Chip123 科技應用創新平台»論壇 › Chip1 -- 基礎元件 › Layout設計討論區 › 負載為大電容時的buffer設計
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[問題求助] 負載為大電容時的buffer設計

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1#
發表於 2007-10-9 18:09:22 | 只看該作者 回帖獎勵 |倒序瀏覽 |閱讀模式
當輸出端無法推大電容時需要在多加buffer( o( C4 y9 z+ r, Q
請問此buffer要如何設計?!
/ @0 a9 |4 T4 J7 U/ N- i4 ?確切的流程為何?!7 f/ r8 j5 ?0 _9 U( V
謝謝大家^^

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m851055
2#
發表於 2007-10-10 06:07:13 | 只看該作者
一般為第一級M=1 第二級 M=2 第三級 M=3 第四級 M=4 ........，必須注意需為偶數。

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3#
 樓主| 發表於 2007-10-10 14:19:37 | 只看該作者
不是應該要看電容的大小來決定每一級mos的大小嗎?!
" M- l8 i$ m5 F7 n+ c3 T謝謝回答喔!!
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m851055
4#
發表於 2007-10-10 14:30:22 | 只看該作者

回復 3# 的帖子

你應該是指Length及width吧，如果是length、width建議作spice sim。

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5#
 樓主| 發表於 2007-10-10 16:33:33 | 只看該作者
嗯嗯~沒錯!1 a( r* i$ B$ p; G
那要怎麼模擬呢?!
2 T* N9 }9 @1 r假設負載為5pf
2 a8 E; X+ K2 Z" ]6 Q但現在電路的輸出只推的動1pf# L5 @/ ^  m% A
那我的buffer該怎麼設計呢?!, X  y* Q$ ?/ H% o
謝謝回答!!
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m851055
6#
發表於 2007-10-10 17:41:52 | 只看該作者

回復 5# 的帖子

你是指不會模擬軟體嗎?還是你不會參數測定?
: L4 U/ ]2 Y4 W/ b! b3 V" d2 p( }- ]# `# E
如果只是參數設定的畫一般MOS只有length  width  M就足夠了如果不夠就多加幾級或M數提高
2 U0 Q/ s$ r) q% ~! d
- w  |* `9 [' y" G或者直接用MOS設計一個電路去加大電流

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7#
 樓主| 發表於 2007-10-11 02:00:08 | 只看該作者
不是軟體耶...: F8 F* R4 c- t% O
我的問題是
/ u' D; @; C( r5 j8 I每一極inverter(也就是buffer)的 pmos & nmos的size7 g2 y$ v: S0 w6 A2 T
該怎麼去求?!
+ _4 T) J9 i5 z; U6 ]" Y& j6 f  W我記的好像是跟電路輸出端能呈受的電容大小 & 要掛的負載電容多大有關
6 E: {9 e4 w. }+ j2 ~ex:假設現在的電路輸出端可以承受1pf的loading& [" E: k/ B6 O. i5 {
   但如果是要改成推5pf的loading# i( Y. d+ S0 y: y; \2 ~
   那buffer size該怎麼設計?!9 I0 O/ R4 [) M8 R
   我知道要設計成偶數級9 |9 a( J) ]( F
    那每一級跟每一級間mos的size是成倍數關係嗎?!倍數是?!6 F- Z/ B" D! o) w* B8 a- e. K
   開始推的第一級size又是多少呢?!1 \! e% D0 j! ^- j; E0 u/ S5 G" a
謝謝回答!!
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m851055
8#
發表於 2007-10-11 21:36:21 | 只看該作者

回復 7# 的帖子

你所說的問題在spice ，就可以try出來了，你這樣問感覺很奇怪。+ @* R& U1 n* {" ?

" j. n6 F; Q+ C) U& S) B9 R7 q, Q# D+ _$ d) _
一般length為最小值，PMOS之width為NMOS之width的2-3倍。你可以try PMOS width=8 NMOS width=4試試看。
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sjhor
9#
發表於 2007-10-12 09:09:51 | 只看該作者
這個應該是很苦老的問題了!!1 u! G3 ]: S4 b. P* T) y
我記得吳重雨老師曾經敎過!
6 q# W: d" Q: a+ k, o最佳的倍數是 e 約等於  2.78倍!!: A; k$ r/ F/ }- U( k/ r* v
目前常用的是 3 ~ 4 倍!!
' X( O1 w7 |  @, D1 Z0 ^: w最好是看你的 rising  & falling time 與 total delay time 的 simulation 來決定!!  比較好!!. j4 h- o9 G: q( w5 H1 Y
而且此 Buffer 也不要串太多比較好!!
$ B" F8 E, F0 ~: H
. z; p: c5 }/ r% P3 u( f8 o此篇應該放到  analog 版比較適合唷!!
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yhchang
10#
發表於 2008-2-3 10:51:13 | 只看該作者

回復 1# 的帖子

這問題在一些 VLSI Design 的課本上會提到6 l) {3 E8 K8 V& J2 v* H/ |- {

5 @2 i3 m2 `; c: ?與9樓所說的相同   Inverter  做Buffer來推動時
$ h/ B9 ?8 j8 {( ?2 |一定是偶數級來推動) E4 g2 z! s3 z1 b
倍率上  用數學公式求到的  最佳化的 Inverter delay optimal的值就是e
7 u; ^' a) m# _2 m/ ?也就是 2.71828.....# Y" p8 \& H1 o/ L
但實質上 電路的使用
; @8 n6 G7 g$ x! T( t# S' G+ ]  T1 c譬如我們  多半都是  2倍到4倍之間
8 B5 w) M3 }0 M% ^6 g比如 第一級是    2/1   倍數是 3倍的話/ O7 r! ^: r6 u& C7 {4 z
第二級就是  6/3   第三級是  18/9   以此類推
+ }) n4 u2 n. d0 z$ W; o( g9 F推動到  你最後一級的  推Loading的 slope 在  0.5-0.8ns上下
  d2 S3 e- v7 w" }# v5 `然後使用的總面積也不會太大的情況下' Q% Z* u+ c4 Q+ D. Z
就是一個最佳的Buffer推動方式
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Shouwei
11#
發表於 2008-2-3 11:59:40 | 只看該作者
恩，樓上的板主都說得很清楚了(俗稱這種buffer為taped buffer or supper buffer)
( [# v$ ?' j! ?3 p; p大部分還是用3就好了
* h, G! B# b5 z9 |7 `* n/ Z記得layout時要很注意哦~因為越往後面，mos高度越高
  g/ K% y/ [/ v7 |建議使用finger type來畫後面的mos讓大家的mos都跟第一級一樣高
8 \9 x# w& y6 l0 d: l( b' `然後contact多打幾個，特別是在輸入、輸出端* f' y' U. k) L( P9 R5 S
metal打大片一點
% u" ]/ J( Z+ T9 s5 S* J% [8 ?6 r1 l畢竟大size的buffer流過的電流較大# [) r2 d+ I- Q, j7 V
會有dc power的問題
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12#
發表於 2008-2-19 18:07:59 | 只看該作者
喔~~了解囉~~多謝大大的解答唷~~~謝謝你~感謝你
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