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[問題求助] 負載為大電容時的buffer設計

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1#
發表於 2007-10-9 18:09:22 | 只看該作者 回帖獎勵 |倒序瀏覽 |閱讀模式
當輸出端無法推大電容時需要在多加buffer- B! j- R0 e% l$ B$ m
請問此buffer要如何設計?!1 @$ `7 f8 v$ F. J3 ^; h
確切的流程為何?!/ g% ?/ s9 J& w
謝謝大家^^

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2#
發表於 2007-10-10 06:07:13 | 只看該作者
一般為第一級M=1 第二級 M=2 第三級 M=3 第四級 M=4 ........,必須注意需為偶數。

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3#
 樓主| 發表於 2007-10-10 14:19:37 | 只看該作者
不是應該要看電容的大小來決定每一級mos的大小嗎?!- e4 I$ j% `: R; l$ [+ Y
謝謝回答喔!!
4#
發表於 2007-10-10 14:30:22 | 只看該作者

回復 3# 的帖子

你應該是指Length及width吧,如果是length、width建議作spice sim。

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5#
 樓主| 發表於 2007-10-10 16:33:33 | 只看該作者
嗯嗯~沒錯!8 k0 D. p" N# u! _1 X7 m, e
那要怎麼模擬呢?!
" E3 ^$ [8 k: q& X& B假設負載為5pf
! @! q' \# i/ |但現在電路的輸出只推的動1pf$ m" ^" k  X  |( ^- d7 [) z- ^) G
那我的buffer該怎麼設計呢?!
0 w1 |3 q5 ?" C謝謝回答!!
6#
發表於 2007-10-10 17:41:52 | 只看該作者

回復 5# 的帖子

你是指不會模擬軟體嗎?還是你不會參數測定?8 |4 U- g/ k' d& i* g
( G6 w5 Q2 F" w# Y) P
如果只是參數設定的畫一般MOS只有length  width  M就足夠了如果不夠就多加幾級或M數提高
* ^: ~2 @1 S' K) |8 z5 v- M
7 R' d  v$ o. ]# A: a. z+ C或者直接用MOS設計一個電路去加大電流

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7#
 樓主| 發表於 2007-10-11 02:00:08 | 只看該作者
不是軟體耶...
7 f: _! \" U+ q  v4 X$ Y我的問題是
/ }4 t2 l! A. n4 H1 a0 K每一極inverter(也就是buffer)的 pmos & nmos的size$ o* D0 X7 C2 I2 i& h0 E& \1 c
該怎麼去求?!' Y. L+ I- F6 n: c( u) y; ~
我記的好像是跟電路輸出端能呈受的電容大小 & 要掛的負載電容多大有關! S( w+ k* }4 ^5 Z& y
ex:假設現在的電路輸出端可以承受1pf的loading% i# Z+ l4 T3 i) ~8 Z
   但如果是要改成推5pf的loading$ U8 K* p, I/ B4 T5 G
   那buffer size該怎麼設計?!( _' N/ z3 h0 c3 M
   我知道要設計成偶數級
- a2 G; m! Z' E' o7 M: X/ r    那每一級跟每一級間mos的size是成倍數關係嗎?!倍數是?!6 {! p+ S9 p/ H0 I7 c8 g3 F0 V  x
   開始推的第一級size又是多少呢?!# ?2 J9 g& T7 I2 P/ F( H; F
謝謝回答!!
8#
發表於 2007-10-11 21:36:21 | 只看該作者

回復 7# 的帖子

你所說的問題在spice ,就可以try出來了,你這樣問感覺很奇怪。5 P: g! l3 H- u+ \. A. X, H$ o

! \. X) ^$ W* ^, I$ {6 f
. m9 @! V2 z% p: O8 _一般length為最小值,PMOS之width為NMOS之width的2-3倍。你可以try PMOS width=8 NMOS width=4試試看。
9#
發表於 2007-10-12 09:09:51 | 只看該作者
這個應該是很苦老的問題了!!
! M$ g7 a6 r; d+ C! M' `我記得吳重雨老師曾經敎過!$ j+ q/ r* b5 D4 D  K7 d) A
最佳的倍數是 e 約等於  2.78倍!!( U' x7 S9 W1 I1 S* h
目前常用的是 3 ~ 4 倍!!/ ~0 j' I* y2 R1 D7 f' \
最好是看你的 rising  & falling time 與 total delay time 的 simulation 來決定!!  比較好!!
% h4 s4 r+ i' I/ y$ ]  k8 R% I而且此 Buffer 也不要串太多比較好!!9 A% ]) T* n" W0 W, y( u

4 g1 m; v2 t. f% ]( l此篇應該放到  analog 版比較適合唷!!
10#
發表於 2008-2-3 10:51:13 | 只看該作者

回復 1# 的帖子

這問題在一些 VLSI Design 的課本上會提到2 a. \( z& x! L, U

$ H6 p9 x. n/ \與9樓所說的相同   Inverter  做Buffer來推動時% a4 [/ q3 T2 x4 B6 H- t# g  s, y
一定是偶數級來推動- K  W6 D  i8 |" x) ]/ [7 T
倍率上  用數學公式求到的  最佳化的 Inverter delay optimal的值就是e% s- @- J1 k* R+ h5 n) @6 i4 y
也就是 2.71828.....0 q5 U  e' b( Q  R- H% w7 `  G
但實質上 電路的使用8 _- E" g- X- k1 O& K
譬如我們  多半都是  2倍到4倍之間
5 r' d& {0 M. `8 Q比如 第一級是    2/1   倍數是 3倍的話  t& R! [5 a& }
第二級就是  6/3   第三級是  18/9   以此類推
# |0 s0 m3 f9 {2 e; i推動到  你最後一級的  推Loading的 slope 在  0.5-0.8ns上下
8 H% `' Q) W7 G( E+ }7 a+ f* F9 I: F# H然後使用的總面積也不會太大的情況下$ o. ^% Z- j4 z8 t
就是一個最佳的Buffer推動方式
11#
發表於 2008-2-3 11:59:40 | 只看該作者
恩,樓上的板主都說得很清楚了(俗稱這種buffer為taped buffer or supper buffer)
% r' ?' g4 a1 p4 f) F6 b0 `大部分還是用3就好了0 u  @; Z2 M& c" l1 k$ r0 Z
記得layout時要很注意哦~因為越往後面,mos高度越高, H( j1 ^6 W! U8 H
建議使用finger type來畫後面的mos讓大家的mos都跟第一級一樣高& i1 f1 _$ z/ j
然後contact多打幾個,特別是在輸入、輸出端
. H& U3 k* y% \1 Bmetal打大片一點$ F7 k# C' B6 z+ f, |* n) {
畢竟大size的buffer流過的電流較大- c  o: O8 w6 E' u: |$ Y/ a* U# {
會有dc power的問題
12#
發表於 2008-2-19 18:07:59 | 只看該作者
喔~~了解囉~~多謝大大的解答唷~~~謝謝你~感謝你
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