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你最想瞭解IC LAYOUT哪些方面的知識?

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1#
發表於 2006-12-8 00:57:46 | 只看該作者 回帖獎勵 |倒序瀏覽 |閱讀模式
這是IC LAYOUT的知識盤點?大家都關心IC LAYOUT的哪些知識?
多選投票: ( 最多可選 2 項 ), 共有 218 人參與投票
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2#
發表於 2006-12-19 17:45:59 | 只看該作者
有點籠統,可以在後面加上詳細說明嗎?
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3#
發表於 2006-12-29 15:35:04 | 只看該作者
:
' f& D; C' A: ~, U5 X/ J$ ]  l6 e        建立扎實的技術吧!!
, `/ L  f! O8 T4 b  B' L$ A. k& m- R        提供兩個網站有很多資料!!
$ d5 p8 D, z1 _3 z+ H        7 l1 W9 G, _6 S. M1 K
http://www.opencores.org/: v0 p8 ]5 v3 w2 |
http://www.veripool.com/cadlist.html
# E1 d% A4 q9 y( o   Q+ A5 S% T  r- w
    找些主題大家來討論?!
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4#
發表於 2007-1-18 00:19:05 | 只看該作者
這些免費的EDA有人用過嗎# W) ?; H0 N2 R7 E; ~- n8 v
聽說真正先進製程的公司: l5 d# _' h8 p. M* X: o
或是做CPU的大公司! C: Q. y/ F0 u/ y
都有自行開發相對映製程的EDA軟體喔
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5#
發表於 2007-3-26 10:47:03 | 只看該作者
我是屬於技術人員  所以喜歡看揖謝技術性的文章& K, @. R* d9 X" s5 M
像類比IC  有許多的 layout 技巧, b& d% L2 G  w) Q) r
大部分都是  發生問題之後  才有解的
& ^# K4 Y2 U1 ~/ F5 d1 o/ g2 ~9 A% R只不過  這一部分  只不過分想者並不多
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6#
發表於 2007-7-30 18:08:57 | 只看該作者
我現在還在初學階段
: R; c3 Q+ S5 K5 s4 l8 q5 k5 D想了解的是比較詳細的佈局規則跟內容7 B# |$ R7 @+ i4 `. N; m7 t+ n' {' g
例如:要以什麼來畫電阻會比較好?電阻值要如何電算?跟邊界有何關係……這類的
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7#
發表於 2007-7-31 11:40:25 | 只看該作者
想了解layout的基本電路元件 guardring transistor resistor contact...等的新的方法,現行的device gengerator有P-cell,MCell都有針對此來簡化layout在基礎電路所花的時間.
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8#
發表於 2007-8-17 11:38:17 | 只看該作者
我是個新手,想了解一些關于layout的布局擺放,以及具體需要注意的問題  I' o  ^) T7 \0 L
希望能和大家一起進步
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9#
發表於 2007-9-5 12:33:52 | 只看該作者
製程相關技術 -- 有哪些新的及特殊的製程;及元件的物理特性和寄生效應. \; s. z- Q' w. I* Z; y7 p5 p9 N9 H
電話的動作原理  -- 對電路沒一些最基礎的了解,layout會不知何畫起
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10#
發表於 2007-9-5 18:33:41 | 只看該作者
這個版 從 主題:帖數= 132:1308 的比率來看,如果真要對大家都有所幫助的話(除了好康相報之外),討論區是否到了該有所調整的時候?!& n4 `0 V8 V9 m, h5 P9 X6 q6 `

+ p( v8 M% ^; t6 v% Z+ y! a先前有先進建議區分成:Fully Layout + APR + Physical Verification (整個  Backend)1 y$ e, w6 r2 O
也有友站區分成:
/ Q. `/ A8 E+ k& k0 [) P; r, h4 p# `+ d6 C6 O% K
Circuit & Simulation) V( W7 C! T4 ^' M2 N  y
Circuit architecture / Composer / Simulation / Analysis & others related to circuit design
: q6 X5 O9 c- c1 p8 x! K0 @7 S
  }; z0 R6 G2 b; [2 {0 W9 rLayout & Verification$ y9 T9 V6 E( y( Y  f6 \
Layout design / Tool / DRC / LVS / XRC / Place & Route / Reverse engineering & others related
& P$ G5 Q+ f* y$ C7 x6 b  {, P% i" C! l
Language & Programming$ o  i8 F1 {* s
VHDL / Verilog / Testbench / Synthesis / Tool / VI / AWK / UNIX cmd, etc.8 O5 h  R  U3 H3 U% ~

4 h/ \6 K" X- q8 K7 @4 q# k3 f! WGeneral Topics
( C( J. A% ?& \8 RRoadmap / Direction / Discussion / Story, etc. Any other topics related to IC design and layout.

0 T* K- R* g+ W. J* N* K$ [( W$ r. ^* g! U7 m  m8 G1 G* O. V1 [
長知識靠大家!大家以為如何?
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11#
發表於 2007-9-10 05:06:33 | 只看該作者
對初學者的我來說,calibre 驗証中的DRC  LVS 的錯誤訊息及設計規則中的command file 內容是否全看的懂 ?為應徵 工作前必須務必作到的!
" z: B/ l6 s0 q" r% ?: b像drc  lvs  裡的除錯訊息 似乎非直接以一段完整的英文清楚表示那裡出了問題。1 J- A! S& c8 B% ]+ V, O2 I+ @
小妹希望能徹底了解除錯訊息 所要表達的意思!4 U0 N1 l1 Z, L
而像drc的command file裡有說明了所有的各層材質間的設計規則 ,如間距、寬度 等等!
; y2 A1 t& ]' l) k1 J( C如果看的懂內容  就不用一直測試 各層材質間的距離多少等等!
% G& ?! A; d0 J, v6 O但這裡就是搜尋不到有關 所有訊息 所表達意思的文章!" ~( F% D8 V" f; o  E# h
小妹是想徹底了解跑calibre時  錯誤訊息所表達的意思^^! b5 l8 V* j7 P9 Q- l, v
相信能讓初學者除錯能力升上許多  是吧^^

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chip123 + 3 勇於求知!多問多看囉!

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12#
發表於 2007-9-10 13:41:52 | 只看該作者
原帖由 君婷 於 2007-9-10 05:06 AM 發表
* J, {1 F9 A; v對初學者的我來說,calibre 驗証中的DRC  LVS 的錯誤訊息及設計規則中的command file 內容是否全看的懂 ?為應徵 工作前必須務必作到的!( V0 B0 b1 Q3 a: S! c# O
像drc  lvs  裡的除錯訊息 似乎非直接以一段完整的英文清楚表示那裡出了 ...

2 j1 H/ F- G$ a. @, {# ~; Z2 \
& }* V: D- Y& I! \0 O& V關於DRC的錯誤,說真的不應該以cmd file 的為準,應該是以fab的TLR(topological layout rule)為準% ~/ r/ X& ^2 z& T3 {
因為那是正式的文件,cmd  file 正常來說應該是要可以將錯誤完全找來,但是cmd的寫法因人而異,
6 j$ I  Y5 X3 E: D: L7 x/ G9 u所以有時會有誤判的時候,由cmd 去找rule這好像反過來了。1 M( f) z! F, H- S! y& Q
, K2 O# N: X. w/ X6 a
建議應該是先找文件,邊畫邊查,或是看完了再畫,這個看每個人的習慣。
0 n! o9 \9 N/ Y0 X" @4 L0 T
+ T- v& e. i: U# v# ~4 k9 ]LVS的部份這個比較難說明,很多是經驗找出來的,所以下面的說明看不懂的話請多包含(個人表達能力不太好)* l& `. q0 A& K; B, r3 B. \# R
" i/ d0 ?1 V: W) c" |& C) @/ l
LAYOUT , F/ L: `" j2 R1 ?* K
最TOP的cell打的text,跟相對應的metal接觸到之後算成一個port點;對應於netlist 最top cell的pin點: J( t0 [2 g0 m- |! U# ^
ex:5 u# v& [( V. w. [

, K2 ~0 S: m4 V) _layout 的cell上面打了top  metal 的text A、B、C、VDD、VSS、clock9 ^- L3 _) r5 ^2 x+ l
在netlist 的top cell看到的! M+ w% c( [+ G0 r: b
.subckt topcell A B C VDD VSS clock
( t! |: B% ~) l8 D* w& M/ A( D! L' T
# S; Z; x5 j; K6 l* U0 h- P' C4 S% T以上應該相符合9 j# [' ?3 u, L( ?

. t* M6 x; e; m9 d) h+ v* g$ L" d如果一邊有缺在lvs 就會出現 多出來的port 看是在layout 還是在netlist
) }. S, |; J, v6 t  n===========================================
& w8 P  t2 ~6 u  Z# {3 |" m9 o' vport對了後先解short問題,vdd&vss有short這就不用玩了0 h# D; Z5 T# X0 L" {( V' O
這個部份只能看report highlight的部份去看了這個真的看個人的眼力@@
* q; ?) Z; v" E( z
  y( [- [0 j1 e0 b再者看有沒有soft connect
) ?" r; Z( g- N9 N這個部份在有多組電源名稱時會發生
9 ^0 a( X/ d* a- q1 Sex : DVDD DVSS for 數位
1 g& B7 I) B9 s6 M      AVDD AVSS for 類比* D3 |0 w( `1 J+ h& O
      VDD33 VSS33 for IO ring使用
; I) j7 E* R  \1 @  f% _: V: |) _' t5 V' w* E8 z. C
正常gnd在sub 實際上都是接在一起的,但是在這個情形下會產生在底層short的情形% o( V' [# u4 L: G- t
現在的cmd通常會有一層psub2 或是相關的層用來把sub切割成二塊,以利LVS的進行。
  V: w" q2 i; O* [/ j6 Q==================================================
+ \7 m" d( v+ |3 N8 J6 y# C$ d3 e其他一些比較平常的狀況& z2 M, f. L* b3 [4 H# T
layout 上2條net對上 netlist上面的1條net
* J( f, P2 ]" g, x, S; h===>通常是open掉了# f" H: b, T4 |! R0 j0 F) R( I
layout 上一條net對上 netlist上的2條net
$ L$ B, T9 M9 p8 R) ]$ B' ~===>應該是short到了
$ V0 l1 R0 [3 m- ^) w. T7 d% q* B6 I8 l8 r/ P! l* q6 `: h7 K
2對2 互換的線/ Z, q5 Q/ E+ d! V8 S) U
你應該是接錯了,換回來吧,不然就是一種情形gate的設定是不是有change到* c5 G& A- [& }  [" i" @' {
這個是在串連時常會發生,雖然function可能是相同的,但是還是換回來比較好。
+ b9 g4 u8 S% N8 {4 {這個好像在cmd 有選項可以調整的+ r9 ]0 O& H) A7 F: J* M& H
==================================================/ I, m6 [8 h& `% C6 I6 E1 H$ Q
有時候看看文字的report上面會有很多訊息的,但是不知為啥很多人不喜歡去看....?_?
# S# N$ l; N6 y0 r6 b8 y3 A9 q是覺得煩還是看不懂?
3 z4 e+ {3 q; n; `0 @) V% g像一個nand2 看是認出來為一組p並連,n串連...有可能是沒吃到power或是gnd,
. I! O" D; f- c( y) ^9 w' t7 b/ `; o因為基本的閘應該都會被找出來呈現的,像nand2, nor2, Inv, 這些。( s3 |3 n8 W* v2 Q9 v
==================================================
) F  v2 x7 a. A% \3 Q+ @  k" R* k; X8 f2 Z& j$ L7 b& F& [6 z
個人在工作上是用calibre的,上面僅供大家參考....LVS的除錯有時用說的真的不容易表達
6 a, e4 ~$ ~" P7 u  h( s% D3 |希望對大家有的助益。

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13#
發表於 2007-9-10 18:49:29 | 只看該作者
很高興有使用calibre的人回答經驗!
% F6 E; c7 A7 q/ w1 Y小妹剛學畫layout時乃利用drc時的錯誤訊息來得知各層材質間的最小距離後才作資料記錄起來,然後發現drc、lvs 好像都是根據command file撰寫出來的規則,所以才想要了解command file內容來得知設計規則,就不用像剛開始一直利用除錯來辛苦得知最小rule 。# }9 C. y3 r2 ?1 h6 S
0 h$ h  K8 M+ O5 D9 [( m5 M
但fab的TLR(topological layout rule)  請問我要去那裡查呢? 是要與晶圓廠要嗎? 因為我很想知所有規則免的我浪費時間 測式 各材質間的距離 寬度等...
* l9 b( w4 C# @. f還有command file好像各EDA  軟體的  撰寫語法似乎不同,所以並沒作者為它出書 讓大家看的懂; Z" a: u, P6 a
command file內容吧 ?/ h7 k6 }# p/ w3 C8 m# j) Y9 z
我只知 自強基金會 的ic佈局課程中有教,但真的都沒出書或網路有詳細教學的嗎^^
; o. f3 o2 H, q% z2 Y4 l2 k目前暫時還沒找到呢!
2 B% ^4 H) e; N- @. W這是小妹目前的疑惑,相信很多與我一樣的初學者應該也會遇到這樣的問題及想法 謝謝^^
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14#
發表於 2007-9-11 11:53:35 | 只看該作者
TLR...跟cic應該要得到吧,要不到就很其怪了,沒這個正常不能去layout的。  ^5 z6 p+ |- P+ q% o2 q
這個在公司還是算機密的文件...因為這個是公司跟fab簽約後才可以download的。- O; v+ \. U1 ~

+ }: h2 X5 N0 r7 {8 y# C+ K各種EDA的cmd 寫法是有些不同,但是很多部份是用羅輯運算的,其實看起來是不會差太多,
- J7 p2 K; s6 u只是一些指令的不同。8 E0 o& M* r1 `
( E7 s9 `/ i2 B6 }: k
這個部份真的沒看過有書@@,因為每個製程不全然相同,而指令的部份通常有說明書..., ^7 V+ v8 R) Z
所以這個部份主要是查指令的工具書看他的寫法吧。
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15#
發表於 2007-12-19 19:14:45 | 只看該作者
小弟我比較希望知道的是未來發展的前景吧,畢竟努力去學習的東西/ |9 a) p3 A" g* b/ p% e; U* M" S; O# \8 |
在未來竟然會被拋棄,那倒不如不要學。
% j3 ?8 X# q, x% M, ?' W( o因為我現在真的滿害怕以後會選錯道路(包括LAYOUT)萬一以後畢業& X) e8 }8 [4 w6 R
找不到工作該怎麼辦,即使技術非常好,但是市場需求已經達到飽和值。0 T% Q4 o* I) g$ u% o" T9 f, U
那不就是拼命唸電機卻換來了失業嗎,只不過目前有關LAYOUT的未來似乎討論的並不多。
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16#
發表於 2008-2-5 20:20:09 | 只看該作者
我作為一個RD 最想了解的是& @' d5 G% P; G, s0 i6 t
LAYOUT在畫不同類型的電路時
- k% d( N9 N3 W佈局的方法是否會有所不同?' L; D( R! i, M& i: o4 S0 P
" ?5 f% D2 d! l) c; y& Q) V5 T
還有LAYOUT為什麼可以一眼看穿這個電路的連接方式
/ D6 C5 c" G8 [+ h8 M! S但是我們這些很少看LAYOUT的RD 就會被一大堆顏色
% _$ v/ e; g) L" |2 T給迷惑住.
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17#
發表於 2008-3-25 09:47:58 | 只看該作者
希望可以學到layout上的技術~
: b% i4 ]/ K( u; ~像看到一個電路,就可以快速看得出來最後大概的圖形架構!!
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18#
發表於 2008-7-17 07:51:50 | 只看該作者
我想除了可以很快看懂 LAYOUT之外
) M8 c' k1 n2 t: m7 q( c/ c8 b, y還要懂得如何 畫 RLC 與 MOS 才能夠抵抗PROCESS VARIATION 的技術
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19#
發表於 2008-12-4 20:58:41 | 只看該作者
有人教有好项目,学的才是最快!
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20#
發表於 2008-12-30 13:29:32 | 只看該作者
哪个方面都想要了解。。。我发现我什么都不懂。
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