【求助】大家帮我看看我的LAYOUT的错误出在哪儿了，好么？

sohappy

我的毕业论文是在Cadence上做一个LNA，本来图做好了，仿真也完成了，这个礼拜就
* A" @" F, p) c! w  l% `- Q$ R. E要交实习报告了，老师昨天才通知我，要我再做个LAYOUT，然后把仿真结果对比一
下，可是我之前一点儿都没学过 LAYOUT，做出来的东西错误一大堆，我也看不懂，已经没有太多
的时间去翻资料了，还请各位哥哥姐姐帮帮我啊！！！
3 F0 K( ^# F, r0 r1 [' N2 {0 {! Q错误如下：

& O3 u9 g( o- {% ]
9 u/ X9 o0 d: l% k. I* E# errors Violated Rules
2   ERC Warning : Latchup rule LAT3 distance s/d diff ngate net_subtap > 20
1   Figure Causing Multiple Stamped Connections
1   Figure Having Multiple Stamped Connections
0 F! o9 R5 E& r4   Label/Pin is on a net with a different name
: M6 y; D' E0 j3 _  Z; l1   M1R1 Minimum density of MET1 area [%] =30
! _& A0 h0 n1 h1   M2R1 Minimum density of MET2 area [%] =30
( q$ p% P1 M- U6 q1   M3R1 Minimum density of MET3 area [%] =30
1   M4R1 Minimum density of MET4 area [%] =30
4 T3 z9 y7 q# K+ a- j% p: s1   POC1 Minimum POLY1 to DIFF spacing = 0.2
6 g' m) }, h; f3 u& F( s13 Total errors found

m851055

1   M1R1 Minimum density of MET1 area [%] =30
-->MET1佔總面積須超過30%

1   M2R1 Minimum density of MET2 area [%] =30

0 x0 S5 T1 V. k; i-->MET2佔總面積須超過30%

1   M3R1 Minimum density of MET3 area [%] =30
6 W0 f9 w3 ~% G' `
3 g% h; b& F; m, g- d-->MET3佔總面積須超過30%
: _3 M- G1 V" p  _
9 F3 c! O+ G# |# T  Q# v  g1   M4R1 Minimum density of MET4 area [%] =30
5 b( Z& i3 O  _' ]2 T9 r  X
% d* i7 S6 z4 ]# Z5 h-->MET4佔總面積須超過30%

' ?1 X- V* I( ~4 H+ C1   POC1 Minimum POLY1 to DIFF spacing = 0.2
6 n- ?" |! Y/ g8 n' t3 C; c. ^, j
& O3 Q& x0 A  m$ e& o0 G* E2 u: S--->Poly to Active的spacing須大於0.2um

Oo海闊天空oO

--------------------------------------------------------------------------------------------------------
1   M1R1 Minimum density of MET1 area [%] =30
# c- e9 C5 @  p( f1   M2R1 Minimum density of MET2 area [%] =30
; ?. h. h/ v. r4 \+ [1   M3R1 Minimum density of MET3 area [%] =30
  S0 r) @% W1 @9 }1 C1   M4R1 Minimum density of MET4 area [%] =30
; V: P+ v7 u0 d1 I* B& V/ c/ d* M1 V1   POC1 Minimum POLY1 to DIFF spacing = 0.2
-------------------------------------------------------------------------------------------------------
6 @% G2 m: Y5 P* ?這些只是密度的問題...
製程廠通常會要求...整個Chip中..metal1~4還有Poly的面積必須達到某個標準..
但若您沒有要下線tap-out的話..這些應該是不需要考慮...
$ o7 {" C0 I! a+ b7 l& h! x9 I但如果你要避免的話...
可以自行自做一個dummycell..
  T; }2 N' ?7 q  H1 h這一個dummycell是由metal1~4還有Poly組成...每個大小都是2um*5um
7 o: l8 o. i, q( c2 N! }9 Z就是將五塊相同大小的metal1~4還有Poly疊在一起..組成一個cell...
, s1 U$ m3 {( X5 H9 P3 t- k* s利用這個cell...將使用密度捕齊即可...
0 u5 V! ~1 L2 O9 z) ]
' M6 }/ M, o4 ^- \
2   ERC Warning : Latchup rule LAT3 distance s/d diff ngate net_subtap > 20
7 ^# Z! j" S) E  f/ Z3 y0 B3 `-->這一個問題..我想是MOS的Body距離MOS太遠...造成的錯誤..
    在發生錯誤的地方...多補一點Body應該就可以了...
2 C2 u+ F# w6 h
---------------------------------------------------------------------------
1   Figure Causing Multiple Stamped Connections
4 s- ?. o  t- D! {9 _( |1   Figure Having Multiple Stamped Connections
4 @$ F/ n3 N) @/ W) x0 M9 U8 h4   Label/Pin is on a net with a different name
---------------------------------------------------------------------------
這些應該都是相同的問題....
; F* j, x5 I3 c8 W2 d) V3 w5 T應該是你當初layout的時候...PIN腳沒有用好...
, J1 |6 p5 F! ]- ^造成重複命名...
建議先檢查你的電路圖後...在比對你layout內的PIN腳..
是否有重複命名..

wlyi0928

這裡應該是您把DRC和LVS的error放一起講了,
我把兩種error分開來解釋好了.
以下先講DRC的error.
( N* y& |' T* l9 B. ~3 e" \
5 u7 l6 i3 e$ f1 s- D====================DRC Error=====================
2   ERC Warning : Latchup rule LAT3 distance s/d diff ngate net_subtap > 20
( l+ ]( ]5 y6 m( X1 e4 X0 u- |
- N' I: m3 E% R2 |若是在我們這裡經常使用CIC提供的TSMC 0.35um製程的話,
) I/ r( e1 b, Q' D; k% e6 V, B& U8 g此類錯誤在DRC驗證時就會出現了,
- ^7 C5 M) ?8 L; D不過這要看rule是怎麼寫的, 它其實並沒有一定得在做何種驗證時出現的必然性,
1 O+ f9 [9 Z. b& i  B3 Y; y只是我自己把它歸在DRC Error而已.
上面這一條, 根據我長久以來的觀察結果...通常都是佈局者忘記打substrate contact了.
) e/ n3 K& @5 ~+ k! l# k如果DRC hightlight跑出來亮的是一大片的話, 那就是您忘記打substrate contact了.
但也有可能像海闊天空大大說的...您或許有nmos或n-type device的substrate contact離device本身大於20um所致.
4 P( `/ P) O7 s! C% Z
0 u: r7 e1 S( P% {& h( j1   M1R1 Minimum density of MET1 area [%] =30
1   M2R1 Minimum density of MET2 area [%] =30
1   M3R1 Minimum density of MET3 area [%] =30
1   M4R1 Minimum density of MET4 area [%] =30
* S0 d1 ]4 e, V
以上四條, 同樣如海闊天空大大所說, 為metal density的問題.
為確保製程良率, foundry通常會制定這樣的rule,
% H/ Q4 A- d% e8 f不過到底是不是您要自己把metal density補到夠, 或是它們是可以忽略的"假錯",
以及要用來補metal density的dummy cell的size及其所需間隔的space,
則需視您所使用的製程(哪家foundry? 多少的製程?)來決定, Design Rule裡面通常會有的,
4 c$ D* K( d* U+ M: J3 |9 \  |  q應該在蠻後面的地方, 您可以翻Design Rule看看.
+ [! B) r# ~. `- u2 a
1   POC1 Minimum POLY1 to DIFF spacing = 0.2
4 m& i" H( T  d5 N
上面這條呢, 是講說您的POLY1與DIFF的space小於0.2了,
  a% t( L7 G) }! ?3 \" P" k# n5 {用RVE 把發生錯誤的地方highlight起來, 您應該就能看到錯誤發生在哪裡了.
- ]* m" A% K7 E! b個人猜想, 以及根據經驗的猜測呢...
很有可能是endcap轉彎要打poly contact的地方與DIFF的space小於0.2的關係,
* |5 D! A+ |0 b! D) W5 o; s或者是用POLY1繞的線與其旁邊的DIFF的space小於0.2...諸如此類的關係,
  L+ Z+ K6 O- w6 c2 _而此點與上述的metal density無關, 是一定要修改的DRC Error.
" T- ]3 `2 u6 `# t3 J- a
====================LVS Error=====================
再來是LVS的Error:

9 E! ?8 s$ D. ]  q! {! `, b1 W4   Label/Pin is on a net with a different name
; {0 c3 j: z$ Z, j$ x9 R) A
0 A. {5 V% I8 H這一條的話呢, 看來您是在同一條metal線上, 打了兩個不同名字的pin了.
) U0 z+ L& w$ v4 ~廣義的來說, 一條metal線(或應該說是一個節點),
絕對只能有一個名字, 也就是它就應該只能打一個pin,
我想可能也不見得要檢查電路圖...雖然說是我的話我可能也還是會看一下電路圖啦...
或許請您到佈局裡面看看那些metal線上是否發生了一條metal上面有不只一個pin這樣的問題,
) }7 U. ?0 ?# m- K那麼這一條error應該就能夠解決了.

- f: [/ t% {" Z2 Z3 V1   Figure Causing Multiple Stamped Connections
1   Figure Having Multiple Stamped Connections

這兩條的話呢, 如果沒有意外的話,
8 ^) ~0 G6 R2 x4 o' k' y! X其實也如海闊天空大大所說, 其實跟上面那一條是基本上一樣的...
所以若是您解決了上面LVS的第一條Label/Pin的問題之後,
3 P8 o% ]9 R- L照理說這兩條就不應該再出現了,
/ i+ F$ ~1 c* U2 @$ n2 H: [) H若有再出現的話, 就要看它們是否還有再搭配其它的error存在了.
/ l4 V. X2 Q7 F& |0 K7 C" L4 E, g! _  {
最後補充一點點東西...
看您發問時候的問題排版, ERC那條排在最上面,
所以我猜有這幾種情況:
1. 或許您的ERC驗證是另外做的, 不像我們跑的LVS驗證裡就有含ERC rule了.
: \7 k3 h+ |* P6 f; V2. 又或許您的ERC含在LVS驗證裡, 兩種一起做的, 所以它會和LVS Error排在一起.
  B, O9 c0 [* j0 S. v" M7 W3. 還是我想太多, 只是您把各種Error混著排罷了, 它們的位置本身是沒關係的呢? 呵呵...
/ D$ k2 \+ N" m/ y" M! R1 `
# |0 J% J5 R- z" f一點點經驗, 希望有幫上您的忙!!