【求助】大家帮我看看我的LAYOUT的错误出在哪儿了，好么？

sohappy

我的毕业论文是在Cadence上做一个LNA，本来图做好了，仿真也完成了，这个礼拜就
要交实习报告了，老师昨天才通知我，要我再做个LAYOUT，然后把仿真结果对比一
下，可是我之前一点儿都没学过 LAYOUT，做出来的东西错误一大堆，我也看不懂，已经没有太多
$ Y& Q3 b4 D6 K% z0 D/ A2 v. h的时间去翻资料了，还请各位哥哥姐姐帮帮我啊！！！
错误如下：


# errors Violated Rules
/ k5 v4 Y' g/ d* e3 L3 G3 \& K& n$ u2   ERC Warning : Latchup rule LAT3 distance s/d diff ngate net_subtap > 20
) E4 m% k! x4 a& R" H$ T' m0 W1   Figure Causing Multiple Stamped Connections
& P0 f( T: C, m) N6 S1   Figure Having Multiple Stamped Connections
4 R& G  R' i$ g" c1 ]4   Label/Pin is on a net with a different name
# e( H: n+ A8 E; o$ D- I0 e* g& r1   M1R1 Minimum density of MET1 area [%] =30
1   M2R1 Minimum density of MET2 area [%] =30
1   M3R1 Minimum density of MET3 area [%] =30
$ q, F$ ?' v  G9 q1   M4R1 Minimum density of MET4 area [%] =30
- o+ K- ?- c  o. {! f9 ^1   POC1 Minimum POLY1 to DIFF spacing = 0.2
& S  R8 O4 X7 z  a' l13 Total errors found

m851055

1   M1R1 Minimum density of MET1 area [%] =30
-->MET1佔總面積須超過30%
! i) {1 s" R& E0 N
1   M2R1 Minimum density of MET2 area [%] =30

, m  l' w& S- s- `-->MET2佔總面積須超過30%
% r% d5 A. _+ Y, w
1   M3R1 Minimum density of MET3 area [%] =30
5 C( z% c4 g! }0 _" T- G; h
% o, X4 ^% x5 F4 c' b' ]) U( J, ^-->MET3佔總面積須超過30%

1   M4R1 Minimum density of MET4 area [%] =30

-->MET4佔總面積須超過30%
$ l  y- x0 Y; u6 H
/ t5 J$ Z* [9 }% Z8 ?1   POC1 Minimum POLY1 to DIFF spacing = 0.2

--->Poly to Active的spacing須大於0.2um

Oo海闊天空oO

--------------------------------------------------------------------------------------------------------
6 J9 O+ G; N" D& Z" D$ V1   M1R1 Minimum density of MET1 area [%] =30
1   M2R1 Minimum density of MET2 area [%] =30
1   M3R1 Minimum density of MET3 area [%] =30
1   M4R1 Minimum density of MET4 area [%] =30
1   POC1 Minimum POLY1 to DIFF spacing = 0.2
. r) _0 E8 c. ^, N; t3 i-------------------------------------------------------------------------------------------------------
# R9 x) n  j, H+ Z6 v這些只是密度的問題...
製程廠通常會要求...整個Chip中..metal1~4還有Poly的面積必須達到某個標準..
但若您沒有要下線tap-out的話..這些應該是不需要考慮...
但如果你要避免的話...
( `2 }7 ^, ]$ _. @- ]可以自行自做一個dummycell..
這一個dummycell是由metal1~4還有Poly組成...每個大小都是2um*5um
( T. Y  \; M2 M, M就是將五塊相同大小的metal1~4還有Poly疊在一起..組成一個cell...
利用這個cell...將使用密度捕齊即可...

1 }! t( l' K. w
2   ERC Warning : Latchup rule LAT3 distance s/d diff ngate net_subtap > 20
-->這一個問題..我想是MOS的Body距離MOS太遠...造成的錯誤..
# N6 V8 s+ w$ q5 m+ g9 \  n) @2 b    在發生錯誤的地方...多補一點Body應該就可以了...
8 m3 R; F& F- K
---------------------------------------------------------------------------
4 a8 `4 R. l! f& s! T5 q: Q1   Figure Causing Multiple Stamped Connections
1   Figure Having Multiple Stamped Connections
# I  ^9 \% g2 R, d. d: Y" B6 }4   Label/Pin is on a net with a different name
---------------------------------------------------------------------------
- w- m! }, w: D/ P) _/ O2 n這些應該都是相同的問題....
- m4 g0 X" b- ]" e0 z應該是你當初layout的時候...PIN腳沒有用好...
造成重複命名...
建議先檢查你的電路圖後...在比對你layout內的PIN腳..
9 o% C7 g( Q# o6 ^# {! x2 q是否有重複命名..

wlyi0928

這裡應該是您把DRC和LVS的error放一起講了,
我把兩種error分開來解釋好了.
; _/ F$ f7 r3 K( x以下先講DRC的error.

====================DRC Error=====================
1 g) W4 {# O+ ^2   ERC Warning : Latchup rule LAT3 distance s/d diff ngate net_subtap > 20
7 r) U( N) D8 A; U, ~
若是在我們這裡經常使用CIC提供的TSMC 0.35um製程的話,
此類錯誤在DRC驗證時就會出現了,
不過這要看rule是怎麼寫的, 它其實並沒有一定得在做何種驗證時出現的必然性,
只是我自己把它歸在DRC Error而已.
& c9 _* N% _8 d/ `% `8 V- b上面這一條, 根據我長久以來的觀察結果...通常都是佈局者忘記打substrate contact了.
% l7 F: N, S# s) }  M9 h如果DRC hightlight跑出來亮的是一大片的話, 那就是您忘記打substrate contact了.
但也有可能像海闊天空大大說的...您或許有nmos或n-type device的substrate contact離device本身大於20um所致.

1   M1R1 Minimum density of MET1 area [%] =30
1   M2R1 Minimum density of MET2 area [%] =30
1   M3R1 Minimum density of MET3 area [%] =30
1   M4R1 Minimum density of MET4 area [%] =30
4 h! v" n% U% k+ V/ R# ?
以上四條, 同樣如海闊天空大大所說, 為metal density的問題.
2 g! A% N/ e& ]: {/ K: E0 f為確保製程良率, foundry通常會制定這樣的rule,
+ P7 ~2 K4 B" }6 {  B: `( S: r不過到底是不是您要自己把metal density補到夠, 或是它們是可以忽略的"假錯",
0 [8 M: ]6 L4 b9 ?以及要用來補metal density的dummy cell的size及其所需間隔的space,
0 f! E, p, I4 a) M/ N! A則需視您所使用的製程(哪家foundry? 多少的製程?)來決定, Design Rule裡面通常會有的,
應該在蠻後面的地方, 您可以翻Design Rule看看.
, n' Q! r; b5 ^% j
2 ~! M4 |1 P  u; ?' w1   POC1 Minimum POLY1 to DIFF spacing = 0.2
" ?% O% x. o/ z. p* o( z
* V2 F2 g9 l! y上面這條呢, 是講說您的POLY1與DIFF的space小於0.2了,
1 }4 ^% Q% Z* c/ o用RVE 把發生錯誤的地方highlight起來, 您應該就能看到錯誤發生在哪裡了.
* U, X& u1 X1 Z  a9 f: }' a' D( C4 T: c$ _個人猜想, 以及根據經驗的猜測呢...
很有可能是endcap轉彎要打poly contact的地方與DIFF的space小於0.2的關係,
# ?& u- _; O; V* [; w或者是用POLY1繞的線與其旁邊的DIFF的space小於0.2...諸如此類的關係,
而此點與上述的metal density無關, 是一定要修改的DRC Error.
6 ]( ~, v9 P5 x
0 U: g" x# |3 @- c# \====================LVS Error=====================
; ~2 U* x5 s' p. S9 ~2 i再來是LVS的Error:

4 Q, f2 ]; A* t  O4   Label/Pin is on a net with a different name
! R- h- [; j% Y" ~# c
( L, y& B5 @- R  u6 |這一條的話呢, 看來您是在同一條metal線上, 打了兩個不同名字的pin了.
& C7 f5 b5 x# `9 y廣義的來說, 一條metal線(或應該說是一個節點),
絕對只能有一個名字, 也就是它就應該只能打一個pin,
* d1 |' u) R1 |' |7 W. q8 S: D6 J我想可能也不見得要檢查電路圖...雖然說是我的話我可能也還是會看一下電路圖啦...
: N' k! P- }' ~0 m或許請您到佈局裡面看看那些metal線上是否發生了一條metal上面有不只一個pin這樣的問題,
1 B9 s2 o& l3 k那麼這一條error應該就能夠解決了.
, ]( r- t2 i) Y  E" w& k' }
1   Figure Causing Multiple Stamped Connections
2 b6 q$ G+ W  a, y! t5 ~/ ~1   Figure Having Multiple Stamped Connections
! C8 C& ~3 S( G
, U+ E" S7 o9 _2 ?  _+ z" s9 J這兩條的話呢, 如果沒有意外的話,
其實也如海闊天空大大所說, 其實跟上面那一條是基本上一樣的...
所以若是您解決了上面LVS的第一條Label/Pin的問題之後,
) y) t3 o" P" R4 a( l照理說這兩條就不應該再出現了,
若有再出現的話, 就要看它們是否還有再搭配其它的error存在了.

; r, z: V1 I2 ?) |5 ]* W  B) [) B; Q2 Y  H最後補充一點點東西...
, }+ H$ n0 i- m/ X看您發問時候的問題排版, ERC那條排在最上面,
9 G" I6 f, z  d所以我猜有這幾種情況:
& }+ `2 \1 t3 r2 ^( O1. 或許您的ERC驗證是另外做的, 不像我們跑的LVS驗證裡就有含ERC rule了.
8 W3 x0 ]; U, w7 q3 T2. 又或許您的ERC含在LVS驗證裡, 兩種一起做的, 所以它會和LVS Error排在一起.
3. 還是我想太多, 只是您把各種Error混著排罷了, 它們的位置本身是沒關係的呢? 呵呵...
8 O/ M9 f- _$ A" s; w4 k4 r
一點點經驗, 希望有幫上您的忙!!