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I/O在公司裡的確"應該"要有專門負責設計的designer的, 不過好像也不一定,
" y: B; e% i" H- H我也看過有公司沒有專門負責設計I/O的designer, 就是資深的designer親自下場design I/O了.... t8 d! h( Q9 U! L0 G
畢竟ESD structure還真的有其困難點在......真的不容易呢,# b/ x! \5 D" y6 M2 q8 y
尤其在沒有元件model(例如:可能現在這個project用的model裡面就是沒有SCR架構的model)的時候,
]! k: c a$ q4 Y- }! R7 K要怎麼用其它的架構把SCR做出來呢?? 這個就夠頭痛了吧...
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$ N& U$ n/ {2 Z, `3 g不過呢...老實說公司裡也不見得每個I/O都自己設計, 只是某些特別的時候會這麼做罷了,
$ I2 h6 i( c- I7 I ~# a( O: S" f那當然了...若是自己公司裡的designer要設計I/O的話,
5 i8 e' x C3 C佈局工程師就也要上場囉!!
2 ~ `0 o, Z5 d! j/ m! N+ y" ?所以我覺得啦...佈局工程師應該要懂一些基本的ESD相關理論才行,
( c# c. e1 q' [( ?6 M+ q' D又, 這麼說來, 佈局工程師什麼都至少應該要懂一點的啦, 5 B& x/ C, y8 `7 H" T5 x
老實說真的很辛苦...我自己曾經做過, 所以我知道...7 v! F7 E* {1 z* k
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再者, CIC提供的TSMC 0.35um 製程的I/O的確是如此沒錯,
- V& M8 h3 e) i8 m我們沒辦法整顆chip去跑LVS, 只能跑DRC, 而且裡面有幾個I/O會有metal太寬的問題,
0 w5 {4 f9 B+ m( @因為是TSMC沒有再做更新, 所以可以視為假錯, 但實際上應該要挖metal slot的.
: a! X6 g! l! k6 @: D# l不過有CIC另一種跟工研院合作研發出來的I/O, 是整個連I/O的gds檔和netlist都有release給學校的,- J4 p P0 e4 r2 j! [) p: S
這一種就可以自己加進來跑POSTSIM了.* i3 C5 t. @) L( F- G, S. K
我曾經stream in 進來看過...老實說跟TSMC提供的I/O形狀差很多...% ]' ^. e1 N& @/ }
而個人比較不prefer CIC和工研院合作研發出來的那種, 所以就沒有用了......., {( O! c& v% e- h4 Y) E
當然也可以用自己畫的空pad, 如果沒記錯的話, 好像以前是叫做"pad window",
5 Z+ i9 y5 f# g% y" s. e0 R) W就是只有I/O要bond出去的那塊pad的部份而已, 因此必須要特別注意ESD的問題.
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k* c- h4 }9 z, k3 T+ q/ J我記得以前在公司上班的時候, 當然I/O的部份是一定會用有ESD protection的I/O啦,
4 T- c0 B* A3 ?" [除此之外, 在core裡面直接接到input/output I/O的device,
! I# R) p+ G2 ^3 m+ W其drain端也會再用ESD protection structure的design rule來再做一次internal的ESD protection.( F# v3 {; H& l7 k& K' Q6 f* v1 y4 t
電阻, ESD implant, 還有忘記是叫什麼名字的layer去了...SAB之類的吧...etc, 其實也都是常常會用到的,
1 [) m) U0 j# X" w與ESD protection有很大相關的東西呢.$ C, ]0 O, P. ^/ o
可是在學校裡面, 老師就會問你說, 為什麼你用了有ESD protection的I/O,3 j y' h$ m/ w, }
core裡面還要再做internal ESD protection呢??
6 K, h+ w M5 N& [7 [& w---阿我想就是為了保險起見, 在core裡面再做點ESD保護, 這有什麼好講的?5 Y2 w! e- e1 V8 }% s9 ]
老師就會說, 他們以前做的時候沒有人這樣做的...
- G9 F; P" |% i1 D- c6 ?---廢話, 老實說有很多老師沒在公司服務過, 有一些東西業界的考量他也不管也不聽,
* t* b- C3 V, _( g7 c$ q就是一定要堅持說他"以前"做的才對...誰知道那是幾百年前??
3 r3 |; m2 g# A我不知道別的學校怎麼樣...但至少我的老師就是這樣,
( R( S! t! @! x# q) b+ c永遠停留在他那個"以前"時代, 永遠都不會求進步, 也永遠覺得他自己講的對...- Z0 y" V5 d& y5 o: p: F% h# r
有時候真的覺得很感慨!
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* z; [2 I9 S, D3 d1 T3 y" E說到POSTSIM, 照理說whole chip的POSTSIM應該要含I/O進來跑的才是,
# p5 r$ i) | \/ \& h雖然說正常需要的訊號灌進來的時候, I/O內的ESD protection circuit是不會動作的,
( e4 y3 a) i& l5 S5 {$ K但是I/O的面積老實說很大, 由bonding輸入我們需要的訊號之後, 再經過一大顆I/O的input路徑,& }% }$ m. U g8 A
是否會造成輸入訊號的衰減呢?? 我想這個真的是值得考慮的問題...(老實說我覺得會啦)..., ?) c. C. |9 Q1 Y) x
據聞學校可以透過申請, 然後連到CIC, 用nanosim來跑POSTSIM,+ J) |0 @/ L8 B, O, O" B
如此應該就是有把I/O包括進來的情況下, 這樣子跑的POSTSIM應該比較準吧...- c3 S9 r c1 u4 U1 W
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不知道公司裡的designer都怎麼跑POSTSIM呢?
( p1 a0 t3 m- b# u5 I能不能請在公司裡服務的designer們幫我們解答一下這個問題呢?
R4 D: V s6 u2 I4 h7 O老實說, 以前還在公司上班的時候, 若是有帶project的話, 負責的工作也是做到tapeout為止,6 e4 v' R8 d2 y( |* ]; R) I
若是自己是在一個project裡的成員, 就負責好自己的block就行了,
+ O6 m# u' {) G- d8 o一個cell或block做好之後, designer要抽RC, 我們就負責抽給他, 後續他怎麼跑的, 這個我就沒有問了.6 [9 _6 ?4 L5 H- }4 v( V
不過我當時沒想到whole chip的POSTSIM這個問題,6 ~0 z) c8 ?' O2 ~
老實說啦, 當時什麼都不懂, 也沒想到會有這樣的問題...+ T/ ?9 t: N4 j( X, a. I9 Q; P
whole chip要跑POSTSIM的話, 是否有含I/O呢?
* w* i# v/ A' J* B) R在學校我們自己跑一個core的POSTSIM都要很久很久...跑到起肖...
/ i! ?: r8 N* C9 d. p) g經常跑到硬碟滿了還跑不完...真是一整個很"囧"的情況...
8 X. X! y" g2 y$ V1 ]可是我又不想連到CIC用nanosim去跑,
: J/ M' b! V5 o7 c1 c$ E8 m- r因為要是學校網路斷了的話, 要怎麼把自己當初跑的程序叫出來呢??. _4 i# u7 P: j R# N
0 _6 g8 n' Y! }/ [# u6 V; B* ^: v# G在學校裡跑POSTSIM真是一件令人煩惱的事...
3 o q; i7 J4 k1 J$ x8 j(尤其當你遇到小氣的老師, 不肯花錢買足夠的tool那時候...真的我只能說"欲哭無淚"啊......)% Y! ]4 e$ H$ |' A7 p Z% }
一整個大囧!! |
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IP卡
狗仔卡
發表於 2007-9-2 08:57:27
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