你最想瞭解IC LAYOUT哪些方面的知識?

chip123

這是IC LAYOUT的知識盤點？大家都關心IC LAYOUT的哪些知識？

bboaa

有點籠統,可以在後面加上詳細說明嗎?

f888888x

:
        建立扎實的技術吧!!
! z+ h  L/ v( a8 X9 U        提供兩個網站有很多資料!!
        
http://www.opencores.org/
http://www.veripool.com/cadlist.html

- m; Q3 r& u& r    找些主題大家來討論?!

masonchung

這些免費的EDA有人用過嗎
聽說真正先進製程的公司
) ?$ b& D0 y" p" j7 b或是做CPU的大公司
5 H% y) u. G  T4 L; b% S' k; a都有自行開發相對映製程的EDA軟體喔

sjhor

我是屬於技術人員  所以喜歡看揖謝技術性的文章
4 S9 I* ]4 v) |( G! g: l像類比IC  有許多的 layout 技巧
, ^6 ?* M6 ^1 b2 W$ r" g大部分都是  發生問題之後  才有解的
! Z$ T$ j% I6 P1 u6 s只不過  這一部分  只不過分想者並不多

woo240

我現在還在初學階段
想了解的是比較詳細的佈局規則跟內容
例如：要以什麼來畫電阻會比較好？電阻值要如何電算？跟邊界有何關係……這類的

spawn0824

想了解layout的基本電路元件 guardring transistor resistor contact...等的新的方法,現行的device gengerator有P-cell,MCell都有針對此來簡化layout在基礎電路所花的時間.

superfool

我是個新手，想了解一些關于layout的布局擺放，以及具體需要注意的問題
4 e0 \9 v7 w1 g5 ?希望能和大家一起進步

moneling

製程相關技術 -- 有哪些新的及特殊的製程;及元件的物理特性和寄生效應
電話的動作原理  -- 對電路沒一些最基礎的了解,layout會不知何畫起

jiming

這個版 從 主題：帖數= 132：1308 的比率來看，如果真要對大家都有所幫助的話（除了好康相報之外），討論區是否到了該有所調整的時候?!
' Q1 q+ b* v  y7 A: S6 I$ G$ F  {( v) \
先前有先進建議區分成：Fully Layout + APR + Physical Verification (整個  Backend)
4 B* X+ n8 |% d. J也有友站區分成：
+ g# X- y/ }& X( x- Q! B
& |2 S/ t3 x& x2 ]/ LCircuit & Simulation
Circuit architecture / Composer / Simulation / Analysis & others related to circuit design
" h. G) N1 R& R5 }  q4 ^
6 a# o% T* T, m/ {% Z( KLayout & Verification
Layout design / Tool / DRC / LVS / XRC / Place & Route / Reverse engineering & others related

Language & Programming
; L) w& ^) v: K; dVHDL / Verilog / Testbench / Synthesis / Tool / VI / AWK / UNIX cmd, etc.

General Topics
Roadmap / Direction / Discussion / Story, etc. Any other topics related to IC design and layout.
, Y( W' ?8 Q( x; \
長知識靠大家！大家以為如何？

君婷

對初學者的我來說，calibre 驗証中的DRC  LVS 的錯誤訊息及設計規則中的command file 內容是否全看的懂 ?為應徵 工作前必須務必作到的!
像drc  lvs  裡的除錯訊息 似乎非直接以一段完整的英文清楚表示那裡出了問題。
小妹希望能徹底了解除錯訊息 所要表達的意思!
5 V# @$ ^/ b' E+ x$ ?而像drc的command file裡有說明了所有的各層材質間的設計規則 ，如間距、寬度 等等!
如果看的懂內容  就不用一直測試 各層材質間的距離多少等等!
% N9 A$ C$ W3 `, j+ U3 ?8 O8 w但這裡就是搜尋不到有關 所有訊息 所表達意思的文章!
小妹是想徹底了解跑calibre時  錯誤訊息所表達的意思^^
相信能讓初學者除錯能力升上許多  是吧^^

endonelee

原帖由 君婷 於 2007-9-10 05:06 AM 發表
對初學者的我來說，calibre 驗証中的DRC  LVS 的錯誤訊息及設計規則中的command file 內容是否全看的懂 ?為應徵 工作前必須務必作到的!
像drc  lvs  裡的除錯訊息 似乎非直接以一段完整的英文清楚表示那裡出了 ...

關於DRC的錯誤，說真的不應該以cmd file 的為準，應該是以fab的TLR(topological layout rule)為準
因為那是正式的文件，cmd  file 正常來說應該是要可以將錯誤完全找來，但是cmd的寫法因人而異，
所以有時會有誤判的時候，由cmd 去找rule這好像反過來了。

0 P+ z- k0 ^9 o2 x建議應該是先找文件，邊畫邊查，或是看完了再畫，這個看每個人的習慣。
0 u2 w  X7 w8 B( d' v& @+ Y
  |0 W; F2 I% f3 D( q/ YLVS的部份這個比較難說明，很多是經驗找出來的，所以下面的說明看不懂的話請多包含(個人表達能力不太好)

5 _" g6 M; ^3 u; LLAYOUT
最TOP的cell打的text，跟相對應的metal接觸到之後算成一個port點；對應於netlist 最top cell的pin點
: {  V% p/ H4 t6 a4 O! Yex:

" c/ ?! T: M8 p$ d0 ]4 }layout 的cell上面打了top  metal 的text A、B、C、VDD、VSS、clock
在netlist 的top cell看到的
  N9 A! L6 e7 h; E0 }.subckt topcell A B C VDD VSS clock

4 D+ f0 i2 Z9 r, _  C" [以上應該相符合

; p; W/ J$ }3 O% ~2 k% M! v  n如果一邊有缺在lvs 就會出現 多出來的port 看是在layout 還是在netlist
( c! ]9 G' ~+ f$ H4 r, w$ t+ }===========================================
( [9 Y" N) t* D; H# ?; nport對了後先解short問題，vdd&vss有short這就不用玩了
9 f, Q9 C9 d5 n- @2 p這個部份只能看report highlight的部份去看了這個真的看個人的眼力@@
( O8 d7 e: U0 P" z
0 D4 [! p6 P; B7 T' i8 f: L6 V再者看有沒有soft connect
( e" E5 x+ i' g這個部份在有多組電源名稱時會發生
ex : DVDD DVSS for 數位
      AVDD AVSS for 類比
      VDD33 VSS33 for IO ring使用
% j( {2 v3 Y$ U* n0 d* J4 b1 ^
( ~; t" b2 R3 \7 F( n3 H6 N正常gnd在sub 實際上都是接在一起的，但是在這個情形下會產生在底層short的情形
現在的cmd通常會有一層psub2 或是相關的層用來把sub切割成二塊，以利LVS的進行。
==================================================
! t( k: n) L+ A" |其他一些比較平常的狀況
layout 上2條net對上 netlist上面的1條net
===>通常是open掉了
layout 上一條net對上 netlist上的2條net
2 n  u$ n% b- p! Z1 y" _===>應該是short到了
1 h( C& \6 S! Z8 b, S8 U3 g
2對2 互換的線
. J/ V9 v0 C/ d; a2 K- n你應該是接錯了，換回來吧，不然就是一種情形gate的設定是不是有change到
. E& G9 V( v3 b8 \這個是在串連時常會發生，雖然function可能是相同的，但是還是換回來比較好。
& H6 M8 {1 ?% S這個好像在cmd 有選項可以調整的
==================================================
有時候看看文字的report上面會有很多訊息的，但是不知為啥很多人不喜歡去看....?_?
1 f2 r4 H, v# Q4 Q9 d是覺得煩還是看不懂?
像一個nand2 看是認出來為一組p並連，n串連...有可能是沒吃到power或是gnd，
因為基本的閘應該都會被找出來呈現的，像nand2, nor2, Inv, 這些。
* t5 ?+ z* Z9 W7 x==================================================
/ q; T9 E7 _5 n  Z) X# q& i
8 j4 q6 o9 \8 N6 T# t個人在工作上是用calibre的，上面僅供大家參考....LVS的除錯有時用說的真的不容易表達
0 Z& @9 ?: _  r9 B3 K9 Y希望對大家有的助益。

君婷

很高興有使用calibre的人回答經驗!
小妹剛學畫layout時乃利用drc時的錯誤訊息來得知各層材質間的最小距離後才作資料記錄起來，然後發現drc、lvs 好像都是根據command file撰寫出來的規則，所以才想要了解command file內容來得知設計規則，就不用像剛開始一直利用除錯來辛苦得知最小rule 。
' O* z- p2 R/ S, d
  a. ~: W; M0 C& A0 ~) Y) H( {( W但fab的TLR(topological layout rule)  請問我要去那裡查呢? 是要與晶圓廠要嗎? 因為我很想知所有規則免的我浪費時間 測式 各材質間的距離 寬度等...
還有command file好像各EDA  軟體的  撰寫語法似乎不同，所以並沒作者為它出書 讓大家看的懂
0 k2 ^, a5 A: {* Pcommand file內容吧 ?
6 }% @. G+ k+ V2 ]0 M; [我只知 自強基金會 的ic佈局課程中有教，但真的都沒出書或網路有詳細教學的嗎^^
目前暫時還沒找到呢!
5 W) L+ \8 h6 y3 q7 r這是小妹目前的疑惑，相信很多與我一樣的初學者應該也會遇到這樣的問題及想法 謝謝^^

endonelee

TLR...跟cic應該要得到吧，要不到就很其怪了，沒這個正常不能去layout的。
5 Q$ ]/ S) }+ f這個在公司還是算機密的文件...因為這個是公司跟fab簽約後才可以download的。
+ F& q0 w; p% \7 p; G" k7 R
各種EDA的cmd 寫法是有些不同，但是很多部份是用羅輯運算的，其實看起來是不會差太多，
只是一些指令的不同。

. I3 s5 A: v7 P5 Q/ y5 G5 v這個部份真的沒看過有書@@，因為每個製程不全然相同，而指令的部份通常有說明書...
; c+ F3 @9 m) Q- F所以這個部份主要是查指令的工具書看他的寫法吧。

Winters

小弟我比較希望知道的是未來發展的前景吧，畢竟努力去學習的東西
& a+ I+ V* W3 s: @% l9 c在未來竟然會被拋棄，那倒不如不要學。
因為我現在真的滿害怕以後會選錯道路(包括LAYOUT)萬一以後畢業
4 z+ d5 c  Z, Y' G* A* u2 a找不到工作該怎麼辦，即使技術非常好，但是市場需求已經達到飽和值。
+ K- Z! N! Y" {  ~/ h  k那不就是拼命唸電機卻換來了失業嗎，只不過目前有關LAYOUT的未來似乎討論的並不多。

yhchang

我作為一個RD 最想了解的是
LAYOUT在畫不同類型的電路時
$ f1 j7 j  C5 x5 W8 i( m佈局的方法是否會有所不同?
8 E( S8 X+ G* L9 ]; U, B
& A$ w6 o' p/ E7 M. e+ l還有LAYOUT為什麼可以一眼看穿這個電路的連接方式
但是我們這些很少看LAYOUT的RD 就會被一大堆顏色
, l. o" v- q. q- D' z給迷惑住.

ynru12

希望可以學到layout上的技術~
& G5 o- Z& D1 e; W像看到一個電路，就可以快速看得出來最後大概的圖形架構!!

yhchang

我想除了可以很快看懂 LAYOUT之外
- f0 u0 d. q6 e& l5 `. s還要懂得如何 畫 RLC 與 MOS 才能夠抵抗PROCESS VARIATION 的技術

semico_ljj

有人教有好项目，学的才是最快！

592gigi

哪个方面都想要了解。。。我发现我什么都不懂。