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你最想瞭解IC LAYOUT哪些方面的知識?

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1#
發表於 2006-12-8 00:57:46 | 只看該作者 回帖獎勵 |倒序瀏覽 |閱讀模式
這是IC LAYOUT的知識盤點?大家都關心IC LAYOUT的哪些知識?
多選投票: ( 最多可選 2 項 ), 共有 218 人參與投票
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2#
發表於 2006-12-19 17:45:59 | 只看該作者
有點籠統,可以在後面加上詳細說明嗎?
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3#
發表於 2006-12-29 15:35:04 | 只看該作者
:
; R+ y' Y0 y" R- |# E        建立扎實的技術吧!!) T( c  p- ~2 I8 r/ V- e# N
        提供兩個網站有很多資料!!. |: x+ r1 [1 @/ h
        8 O  k$ {2 `/ K5 L  ^) ~7 y
http://www.opencores.org/
3 }$ o$ k( U9 x0 phttp://www.veripool.com/cadlist.html9 `3 h8 M8 e# N' R% l  z

+ D4 R* O) k- ]+ Y0 e- V2 ^    找些主題大家來討論?!
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4#
發表於 2007-1-18 00:19:05 | 只看該作者
這些免費的EDA有人用過嗎: e/ L& V, M1 r4 ]5 }) R
聽說真正先進製程的公司6 i  D1 a2 r% S) }
或是做CPU的大公司
6 c- S9 }! D) X* S" Y0 Z& u都有自行開發相對映製程的EDA軟體喔
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5#
發表於 2007-3-26 10:47:03 | 只看該作者
我是屬於技術人員  所以喜歡看揖謝技術性的文章0 _" E, c$ V* f4 ]% V* u
像類比IC  有許多的 layout 技巧
, n3 `9 S: s" G大部分都是  發生問題之後  才有解的
# _5 M: h6 C. S( T( D只不過  這一部分  只不過分想者並不多
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6#
發表於 2007-7-30 18:08:57 | 只看該作者
我現在還在初學階段8 Q+ K- n* f. N9 ~
想了解的是比較詳細的佈局規則跟內容
3 q) y/ E& m( p  w8 q* I3 r例如:要以什麼來畫電阻會比較好?電阻值要如何電算?跟邊界有何關係……這類的
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7#
發表於 2007-7-31 11:40:25 | 只看該作者
想了解layout的基本電路元件 guardring transistor resistor contact...等的新的方法,現行的device gengerator有P-cell,MCell都有針對此來簡化layout在基礎電路所花的時間.
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8#
發表於 2007-8-17 11:38:17 | 只看該作者
我是個新手,想了解一些關于layout的布局擺放,以及具體需要注意的問題) U1 K2 y1 W2 @* j: X
希望能和大家一起進步
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9#
發表於 2007-9-5 12:33:52 | 只看該作者
製程相關技術 -- 有哪些新的及特殊的製程;及元件的物理特性和寄生效應
0 K. j' P2 b' B, @! @1 ]電話的動作原理  -- 對電路沒一些最基礎的了解,layout會不知何畫起
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10#
發表於 2007-9-5 18:33:41 | 只看該作者
這個版 從 主題:帖數= 132:1308 的比率來看,如果真要對大家都有所幫助的話(除了好康相報之外),討論區是否到了該有所調整的時候?!
3 X) m& s) {$ m  }" S) R) ?  ^" I: e2 _/ S, Y& f
先前有先進建議區分成:Fully Layout + APR + Physical Verification (整個  Backend)
3 D% ^9 t$ `* n- E5 R也有友站區分成:
* i8 v, f: V2 L" x: A3 ]
% |2 r- E1 j  r2 p4 aCircuit & Simulation) ~# Y2 {) b9 T: ?$ @
Circuit architecture / Composer / Simulation / Analysis & others related to circuit design
& E1 g3 ~9 X7 P, T: d" T1 T' {  o# E4 l" O
Layout & Verification" W& @" m1 A, E9 `' t! C
Layout design / Tool / DRC / LVS / XRC / Place & Route / Reverse engineering & others related
7 g3 N/ ^6 e6 K6 m
% V6 E  x, d# Q9 E/ I/ mLanguage & Programming- C" ?" j5 t/ o* s
VHDL / Verilog / Testbench / Synthesis / Tool / VI / AWK / UNIX cmd, etc.
8 o! V) n0 {$ o; d8 C! i
1 v' O% n$ C( ^% a  b2 V" gGeneral Topics
" }4 R: l2 d- Q6 ORoadmap / Direction / Discussion / Story, etc. Any other topics related to IC design and layout.
4 m: D4 M+ n6 f' H% a4 v$ v2 ]

7 z; o! c, [& e1 P& v: [  Z4 q長知識靠大家!大家以為如何?
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11#
發表於 2007-9-10 05:06:33 | 只看該作者
對初學者的我來說,calibre 驗証中的DRC  LVS 的錯誤訊息及設計規則中的command file 內容是否全看的懂 ?為應徵 工作前必須務必作到的!
+ f% }; y( ^$ Y* k' ]像drc  lvs  裡的除錯訊息 似乎非直接以一段完整的英文清楚表示那裡出了問題。
4 X/ X' N& x* l$ @9 m. y/ u小妹希望能徹底了解除錯訊息 所要表達的意思!
! s! A6 k) s$ e, K$ k而像drc的command file裡有說明了所有的各層材質間的設計規則 ,如間距、寬度 等等!, m; d! U8 @) _$ v1 Z: d7 z
如果看的懂內容  就不用一直測試 各層材質間的距離多少等等!9 X# \( I. y9 J" S3 I* _
但這裡就是搜尋不到有關 所有訊息 所表達意思的文章!" ?+ \, Q, C. U  r7 b
小妹是想徹底了解跑calibre時  錯誤訊息所表達的意思^^5 g; z- f6 h' N+ I1 A7 t
相信能讓初學者除錯能力升上許多  是吧^^

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chip123 + 3 勇於求知!多問多看囉!

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12#
發表於 2007-9-10 13:41:52 | 只看該作者
原帖由 君婷 於 2007-9-10 05:06 AM 發表 $ S: j' O+ Z- k: E
對初學者的我來說,calibre 驗証中的DRC  LVS 的錯誤訊息及設計規則中的command file 內容是否全看的懂 ?為應徵 工作前必須務必作到的!
- x( A1 H0 L4 T6 ?* c+ ]6 w像drc  lvs  裡的除錯訊息 似乎非直接以一段完整的英文清楚表示那裡出了 ...
+ o) J2 s, e& B# |/ M+ G
8 T+ R  F! G, K4 I
關於DRC的錯誤,說真的不應該以cmd file 的為準,應該是以fab的TLR(topological layout rule)為準, l  n7 {7 K5 e" [  m  y
因為那是正式的文件,cmd  file 正常來說應該是要可以將錯誤完全找來,但是cmd的寫法因人而異,7 m8 i3 H# u- }/ s: V* F* m  j
所以有時會有誤判的時候,由cmd 去找rule這好像反過來了。
9 X; d0 Y" S7 i* c+ k( l7 L6 w1 k. l, O  j+ \+ j
建議應該是先找文件,邊畫邊查,或是看完了再畫,這個看每個人的習慣。
# y' S' t( b& K  k8 l" I
3 _  _8 y, k0 x. ^4 J8 t8 RLVS的部份這個比較難說明,很多是經驗找出來的,所以下面的說明看不懂的話請多包含(個人表達能力不太好)
' @1 u4 }' s! W/ m0 ?+ y% L3 x+ L+ [+ w
LAYOUT . h0 {1 Q- S* y
最TOP的cell打的text,跟相對應的metal接觸到之後算成一個port點;對應於netlist 最top cell的pin點
4 _( _  ]! {5 {+ u/ C# Qex:
9 k+ }* R& V3 M1 G' k# L' e2 ]6 X% n
layout 的cell上面打了top  metal 的text A、B、C、VDD、VSS、clock
) M! M% a5 a$ J6 z" o' t! t在netlist 的top cell看到的
# v5 @$ {; }  s# H1 u.subckt topcell A B C VDD VSS clock
8 @) r; l8 R, `3 e0 X! k7 c3 a1 U+ K+ n, M% c0 A4 U: s
以上應該相符合
" Y: N1 v7 v3 v5 B. P; V1 x* P+ J; }" I
如果一邊有缺在lvs 就會出現 多出來的port 看是在layout 還是在netlist$ j  [5 ~7 n+ O# J* g! W/ I* Y2 K
===========================================
8 e- p$ `/ C  f0 aport對了後先解short問題,vdd&vss有short這就不用玩了0 e: ~7 t5 a8 o& l( Y% D* h
這個部份只能看report highlight的部份去看了這個真的看個人的眼力@@( w, t( q9 O! N. g- l

7 _5 Z  |! R$ z0 ]3 H; t- D) z再者看有沒有soft connect
1 Y% b) r5 Z- D這個部份在有多組電源名稱時會發生- r+ q' p6 J1 ~2 H
ex : DVDD DVSS for 數位
- o5 k& d+ |9 A3 d* o9 e      AVDD AVSS for 類比
* G9 d. C+ ~7 t" q& J! X, N4 O. A      VDD33 VSS33 for IO ring使用
( q: {- z1 d; H8 x( }# p' h# i, C
正常gnd在sub 實際上都是接在一起的,但是在這個情形下會產生在底層short的情形
+ t: b" O- j6 Y/ \6 g現在的cmd通常會有一層psub2 或是相關的層用來把sub切割成二塊,以利LVS的進行。! y9 ~0 Q% d1 [4 F' Y
==================================================; ^9 D9 O* r7 m( |
其他一些比較平常的狀況8 {* [) ?8 u3 `# D$ d' e7 k. H
layout 上2條net對上 netlist上面的1條net) J8 [, d, f# E( g8 H' n8 S
===>通常是open掉了" E7 B6 a) A* N2 Y
layout 上一條net對上 netlist上的2條net
4 z. ~. ~2 w) q===>應該是short到了
. Z: f$ @  H' j/ J8 j4 s7 F
+ B" i& ~" {( r2對2 互換的線
" n; ]5 M) Z( M5 A' Y& G你應該是接錯了,換回來吧,不然就是一種情形gate的設定是不是有change到
( s* K6 Q4 v! a6 p1 L  a這個是在串連時常會發生,雖然function可能是相同的,但是還是換回來比較好。
; g: F6 Y- a* S5 `$ h2 |& F( u) ?' p這個好像在cmd 有選項可以調整的; d& c' U* h1 U2 S7 h% H
==================================================" L; M6 K$ |, P7 i. J( Q0 l
有時候看看文字的report上面會有很多訊息的,但是不知為啥很多人不喜歡去看....?_?
4 H+ U- X/ s6 w: e$ Q# N是覺得煩還是看不懂?
' l5 g; ?- H; Y4 M7 z像一個nand2 看是認出來為一組p並連,n串連...有可能是沒吃到power或是gnd,; h, G& D. K3 |2 _2 _9 X4 f
因為基本的閘應該都會被找出來呈現的,像nand2, nor2, Inv, 這些。1 v" h2 ~# Y4 C9 e: p3 O
==================================================
7 F( e) H; r. w2 A8 V) A( I0 y0 B+ i, E
個人在工作上是用calibre的,上面僅供大家參考....LVS的除錯有時用說的真的不容易表達/ M+ ]  X- v' q# a7 s, m
希望對大家有的助益。

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chip123 + 3 你的經驗就是知識的來源!

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13#
發表於 2007-9-10 18:49:29 | 只看該作者
很高興有使用calibre的人回答經驗!
: b/ u9 T- ]- l* k4 t. B' r( ?小妹剛學畫layout時乃利用drc時的錯誤訊息來得知各層材質間的最小距離後才作資料記錄起來,然後發現drc、lvs 好像都是根據command file撰寫出來的規則,所以才想要了解command file內容來得知設計規則,就不用像剛開始一直利用除錯來辛苦得知最小rule 。: g& |1 V" R" [& k; P. g
# F+ G+ c# A- l* ^) |
但fab的TLR(topological layout rule)  請問我要去那裡查呢? 是要與晶圓廠要嗎? 因為我很想知所有規則免的我浪費時間 測式 各材質間的距離 寬度等...$ x0 w: c' Y6 a  [$ q
還有command file好像各EDA  軟體的  撰寫語法似乎不同,所以並沒作者為它出書 讓大家看的懂+ X$ |8 |0 \% Y" Q) S9 y
command file內容吧 ?
6 E: r% a5 b' b$ B+ j: x& m- w我只知 自強基金會 的ic佈局課程中有教,但真的都沒出書或網路有詳細教學的嗎^^  j( w* ]; ?( F% y. Q) @
目前暫時還沒找到呢!- [9 G. P# s$ t9 y& R
這是小妹目前的疑惑,相信很多與我一樣的初學者應該也會遇到這樣的問題及想法 謝謝^^
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14#
發表於 2007-9-11 11:53:35 | 只看該作者
TLR...跟cic應該要得到吧,要不到就很其怪了,沒這個正常不能去layout的。
" f% E- e; ]; x7 L5 u% o! }' v這個在公司還是算機密的文件...因為這個是公司跟fab簽約後才可以download的。- e# T8 y( _6 D4 w( t  R
3 H# N  Y# X% ?; E
各種EDA的cmd 寫法是有些不同,但是很多部份是用羅輯運算的,其實看起來是不會差太多,5 w/ x) M# A/ X. o& Q
只是一些指令的不同。, }; D! [. f& K% H: P9 _

+ t; T. o5 r8 y8 [( F  Q9 L6 @這個部份真的沒看過有書@@,因為每個製程不全然相同,而指令的部份通常有說明書...& D& s( \# M: |" T
所以這個部份主要是查指令的工具書看他的寫法吧。
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15#
發表於 2007-12-19 19:14:45 | 只看該作者
小弟我比較希望知道的是未來發展的前景吧,畢竟努力去學習的東西
$ E( |- q3 U2 m9 S6 g6 f' a* v在未來竟然會被拋棄,那倒不如不要學。
- r  {% Y( R: F0 w+ ^% @因為我現在真的滿害怕以後會選錯道路(包括LAYOUT)萬一以後畢業4 K& G9 k$ U' {1 P6 ~: o
找不到工作該怎麼辦,即使技術非常好,但是市場需求已經達到飽和值。2 \  ?* A; t! E; O: }8 j
那不就是拼命唸電機卻換來了失業嗎,只不過目前有關LAYOUT的未來似乎討論的並不多。
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16#
發表於 2008-2-5 20:20:09 | 只看該作者
我作為一個RD 最想了解的是' D$ T% J3 p* {' g
LAYOUT在畫不同類型的電路時
5 m$ b% x/ p  O& g佈局的方法是否會有所不同?
; ]' B/ U1 |$ l* a9 N; Y
% w/ y& m+ y; X7 H2 _% n. n/ i  U還有LAYOUT為什麼可以一眼看穿這個電路的連接方式
' s; J) u/ n. P# ?2 a# j但是我們這些很少看LAYOUT的RD 就會被一大堆顏色2 c( @% D6 |1 a8 B! n5 k
給迷惑住.
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17#
發表於 2008-3-25 09:47:58 | 只看該作者
希望可以學到layout上的技術~
6 U8 x4 n- x+ i. |7 m/ Z3 z# ]像看到一個電路,就可以快速看得出來最後大概的圖形架構!!
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18#
發表於 2008-7-17 07:51:50 | 只看該作者
我想除了可以很快看懂 LAYOUT之外
' W; S0 Z  o  e/ V8 I+ ^: X: U/ N還要懂得如何 畫 RLC 與 MOS 才能夠抵抗PROCESS VARIATION 的技術
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19#
發表於 2008-12-4 20:58:41 | 只看該作者
有人教有好项目,学的才是最快!
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20#
發表於 2008-12-30 13:29:32 | 只看該作者
哪个方面都想要了解。。。我发现我什么都不懂。
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