很怪的layout的錯誤！

jine608

最近小弟在玩layout（自己亂玩）！
不過，在virtuoso編排！
& h- }$ s- y& w: v% C/ J但是，在驗證方面出了問題！
0 v0 A3 d( H1 F! n3 r所有pin腳和接線全部都驗證ok！
但是，只有一個錯誤！
8 x6 W& }3 N+ m9 r- i! K就是無法打gnd這個pin腳！
6 ^2 S+ e4 ^3 X* q5 q) O& X只要打上去，在LVS方面就是無法驗證，
5 c# V2 {! b7 J* M以下是我所看到的錯誤！
& B5 h. _' r* e) p& Q* Q, i1 m請各位前輩給小弟新手我一個答案！
是否可以寄信給我！感激不盡！
. W3 u8 a: t3 u! f小弟的信箱====>jine608@yahoo.com.tw
9 B  Q/ Z, i* F+ ^
LVS方面所出現的錯誤！
ERROR:check aborted due to pwr/gnd problem; see report file : VCO_test.lvs.report
0 A2 w( v$ r- j/ {* f. p; zERROR:check aborted due to STAMP discrepancies ; see report file:    VCO_test.lvs.report
***Galibre finished with Exit code

以下是VCO_test.lvs.report
0 N" r7 g2 T1 o6 o" j/ {' L/ PExtraction Errors and Warnings for cell "VCO_test.calibre.gds"
---------------------------------------------------------------

WARNING:  Direct connection between different ports:
- e! ]$ ^! X* ?3 ~. Y" a          Port names:  gnd  gnd  
WARNING:  Direct connection between different ports:
          Port names:  Vplus  Vplus  
. u6 U* s# w& N; FWARNING:  Direct connection between different ports:
* ?" s1 p- P" O; ?& W          Port names:  Vminus  Vminus  
# Z: h2 F: [3 q% v# WWARNING:  Direct connection between different ports:
          Port names:  vdd  vdd  
WARNING:  Direct connection between different ports:
$ i5 ]. S, j! d. D          Port names:  Vctl  Vctl  



Conflicting connections STAMPing layer sub:2 by layer psub.
   Location: (-247.595,2.410)
8 O4 N8 W3 ~% c   Nets:     733 gnd

wlyi0928

能否請問一下...您看起來是在學校使用CIC提供的佈局及驗證軟體,不知道是這樣子嗎?
又,請問您是用哪種製程呢?

! ]2 L: c/ `5 h5 d2 r7 V看您貼在這裡的report,感覺上Calibre LVS並沒有跑完,
因為這兩行:"ERROR:check aborted due to pwr/gnd problem; see report file : VCO_test.lvs.report
0 A' X- N3 H$ B                 ERROR:check aborted due to STAMP discrepancies ; see report file:    VCO_test.lvs.report"
都顯示了check abort的訊息.
9 g* h2 }* g2 K/ P另外,在extraction errors and warnings 也看到與gnd相關的錯誤訊息,
老實說,我大概有往一些錯誤方向做猜測,只是可能需要更多資訊才能找出到底問題出在哪裡.
3 _7 S+ p8 K6 o6 H! |2 u( f% R- f& K若您是使用CIC提供的TSMC 0.35um, 2P4M Polycide製程,
且若是您方便的話,是否能請您把該電路的gds file,用來驗證的Calibre LVS command file,和電路的netlist file寄給我,
& h. N. b6 L1 E: X- v那麼我或許能夠幫你轉gds file進來看看問題在哪裡, 再給您回報, 不知您覺得如何?

* U1 ~+ a5 B3 D' w# s若您使用的並不是以上我所提到的由CIC提供的製程,
  w: v' K* R: u那...我再想想辦法,看如何能提供你關於此問題的解答.
  H4 b8 ?# I( i- P
; T+ r7 ?( |: V2 ~嗯...我不知道在這裡留下我自己的email address是否會違反版規,
所以我暫且不留,若您覺得我以上的提議可以接受的話,
請您再留言告訴我,或許我再看用什麼方法私下給您我的email address.
希望能對您有幫助.

p.s. By the way, 我現在是學生,之前曾在業界服務過約兩年,因此在Layout及Layout Verification方面的能力雖然不是頂尖,
9 ?3 L9 i* C" f: J* v7 m但至少目前我在學校實驗室裡還沒有遇到我不能解決的問題.
' t& I5 n7 I5 [& H# m$ P2 N! l6 D; [另外,我想您也不用擔心您的電路資訊會被洩露出去,我只是純粹想看看有什麼地方可以幫忙您的而已.
, U5 m% [8 a. R* @當然,若您的問題已經獲得解決,那樣當然是最好的了.
  f  s* H( F; Q: v" k0 O祝您順利!!

cjchao

Looks like you have different ground pins and then they are shortened together via p-substrate.
0 h5 [+ g% i) Z0 K$ S. A% o- uYou could separate these p-substrate with usage of PSUB2 layer.

lli3793

我碰倒過，就是說短路了
+ z3 s# [2 v. N# L) k0 \& \6 }你的 gnd 和別的 port 短路了，才會有這種現象