關於Verilog寫法如何寫一個buffer

celadon

抱歉..我剛學verilog..
請問在寫behavioral model時，一個buffer的功能可以用latch的方式來寫嗎?

( t/ D+ L; p% a" \8 T) T( N2 ~[ 本帖最後由 celadon 於 2008-8-18 03:36 PM 編輯 ]

jerryyao

如果不是latch base的design不要用latch，你要的答案可能為：
$ E5 {4 _( k( ?4 Z, c  Nmodule buffer(
& G5 g1 H9 q6 h2 [/ ~9 A7 `( Cinput I,
6 ]9 {( y; ]4 p) e+ s0 voutput O
* p/ p2 u( x) s4 V4 i);
1 C; O, b# k* g! d" M5 i- t  assign O = I;
# V' H3 ?* ]1 v2 Y! [6 c1 d' e/ Aendmodule

jungswee

二樓說的很對，樓主還是好好學學基礎知識吧。這個很簡單的~~~~

treebug

再加個 #(delay), 會比較真實點, 或者是直接CALL vendor所提供的BUFFER LIB.

gto10620

讓他反向再反向 0→1→0

2樓大哥說的也行.................

allan0915

恩
這個很簡單
書上都有~~也有一堆資料~~~多多學習&&

kosenmagic

真的使用BUFFER的話，2樓大大那各就是 4樓大大還可以實現合成之後的延遲
這樣可以再合成後看到一各
不然你寫成LATCH也形
, Q. s* s- }+ x8 ?' ^如果只是確認延遲狀態而加BUFFER
$ t! S& p+ v* \8 S5 R% q你乾脆加各延遲比較快 又不會增加design 的gate
8 Q" U9 H! E8 R7 u) X- }( ]5 c
[ 本帖最後由 kosenmagic 於 2008-12-16 11:37 AM 編輯 ]

jason_lin

Altera lib裡有一個buffer cell叫LCELL,可以拿來用,約Delay 2ns,看要Delay多少,一直串下去就好,可以試試哦^^

flashmaker

回復 8# jason_lin
7 x+ |! N* ^6 h- P6 a6 W* g

& m7 o( [  ]& ~* e+ F    受教了~謝謝!!
    大家經驗都好豐富~

pompom7788

感謝大大分享的資訊

( h7 d5 w. N; D- R& P0 e& J0 T3Q~~~~~~~~~~~~

syuan08

% ^/ I; O; x5 v& s2 b: g6 Y2 |感謝大大分享的資訊

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HsuanChihCh@FB

如果要做串接的話需要將電路KEEP住喔!
4 P) [7 t3 C/ O. {) P0 k' a不然板子會自動將電路做優化~
串再多都沒用!

林阿呆呆

如果是純verilog code設計 就加delay
如果是後面合成 cbdk有delay cell可用

ylkmbkie

感謝大家的分享
剛好也想找解法