關於Verilog寫法如何寫一個buffer

celadon

抱歉..我剛學verilog..
* T) a. s' \- K2 }; O. D2 K1 E; A請問在寫behavioral model時，一個buffer的功能可以用latch的方式來寫嗎?

1 n$ J5 ^0 ~9 c4 i[ 本帖最後由 celadon 於 2008-8-18 03:36 PM 編輯 ]

jerryyao

如果不是latch base的design不要用latch，你要的答案可能為：
/ u2 i2 I- }* u- R+ @; Smodule buffer(
input I,
. ^+ [) ~7 \$ n9 j+ joutput O
);
: S. g; C2 ?0 t4 ]2 y) F  assign O = I;
+ G+ p8 s: M; o7 k' J# H  x/ ?endmodule

jungswee

二樓說的很對，樓主還是好好學學基礎知識吧。這個很簡單的~~~~

treebug

再加個 #(delay), 會比較真實點, 或者是直接CALL vendor所提供的BUFFER LIB.

gto10620

讓他反向再反向 0→1→0
8 [$ S8 ?( |, T" _; a; J
  P1 ]8 @: g/ f2 d1 Q5 Y. E0 j1 R( v2樓大哥說的也行.................

allan0915

恩
3 ^# M5 Z5 R- b6 y$ n& D/ `這個很簡單
書上都有~~也有一堆資料~~~多多學習&&

kosenmagic

真的使用BUFFER的話，2樓大大那各就是 4樓大大還可以實現合成之後的延遲
  W. I+ r4 m# [. j9 ^1 `這樣可以再合成後看到一各
7 ~# b. y8 K" C3 y1 T& ~; H不然你寫成LATCH也形
5 K, U, S- G7 d7 _9 Z; y如果只是確認延遲狀態而加BUFFER
6 {, c+ F' o1 n4 x: H你乾脆加各延遲比較快 又不會增加design 的gate
  v6 d7 N" H" z& e! |
) G: M. g& i; G* h/ u8 G1 v, T[ 本帖最後由 kosenmagic 於 2008-12-16 11:37 AM 編輯 ]

jason_lin

Altera lib裡有一個buffer cell叫LCELL,可以拿來用,約Delay 2ns,看要Delay多少,一直串下去就好,可以試試哦^^

flashmaker

回復 8# jason_lin
' J, k! y& N0 ~3 N# ~; c  G
. X3 b7 Z. a. h( `) _7 ]
4 I8 I1 C/ F( |6 s. Y' n    受教了~謝謝!!
    大家經驗都好豐富~

pompom7788

感謝大大分享的資訊
' d$ N+ V0 e) \( l3 S, t/ k
+ B! u/ d$ Z. s3Q~~~~~~~~~~~~

syuan08

感謝大大分享的資訊
3 R( K; {! y7 Q' `' B
/ P- M9 D3 @( s5 b( {4 w& L3Q~~~~~~~~~~~~

HsuanChihCh@FB

如果要做串接的話需要將電路KEEP住喔!
& e- c8 `- p% A# @不然板子會自動將電路做優化~
串再多都沒用!

林阿呆呆

如果是純verilog code設計 就加delay
0 ~7 g+ m1 y& d7 V" u: u如果是後面合成 cbdk有delay cell可用

ylkmbkie

感謝大家的分享
* i; T2 E' m- m剛好也想找解法